KR20050103821A - 산화공정을 이용한 단전자 트랜지스터 제조 방법 - Google Patents

Abstract

단전자 트랜지스터 제조 방법을 제공한다. 기판 상에 소스 영역, 드레인 영역 및 채널 영역을 갖는 실리콘막 패턴을 형성한다. 산화공정으로 상기 실리콘막 패턴을 산화시켜 상기 채널영역으로부터 축소된 양자점을 형성한다. 상기 양자점과 중첩되는 게이트를 형성한다.

Description

산화공정을 이용한 단전자 트랜지스터 제조 방법{Fabrication method of single electron transistor using oxidation}

본 발명은 전자 소자 제조 분야에 관한 것으로, 보다 상세하게는 산화공정을 이용한 단전자 트랜지스터 제조 방법에 관한 것이다.

반도체 메모리 소자의 집적도가 늘어나면서 종래 MOS 트랜지스터의 동작이 한계에 부딪히며 소자의 신뢰성에 대한 문제들이 제기되고 있다. 종래의 트랜지스터 구조 또는 각 구성 요소의 크기들을 적절하게 수정함으로써 여러 문제점들을 어느 정도 해결할 수 있었다. 그러나, 테라급 집적 스케일에 이르러서는 근본적인 트랜지스터의 구조 변경이 불가피하게 되었다.

MOS 트랜지스터의 한계점을 극복할 수 있는 하나의 대안으로서 단전자 트랜지스터(Single Electron Transistor, 이하 SET)가 제안되고 있다. SET는 전자를 하나씩 제어할 수 있고 아주 낮은 전압에서 동작시킬 수 있다는 장점이 있다.

도 1은 SET의 기본구조를 보이는 개략도이다. 소스와 드레인 사이에 나노크기의 한 개의 양자점(Quantum Dot, QD)과 이와 전기용량적으로 커플링된 게이트가 하나의 SET를 이룬다.

QD의 매우 작은 전기용량으로 인하여, 전자 한개의 QD 축전 에너지(charging energy)가 열에너지보다 커지면서 소스로부터의 전하이동이 차단된다. 이러한 현상을 소위 쿨롱차폐(Coulomb-blockade, CB) 현상이라 한다. 이러한 CB 현상을 관측하기 위해서는 전자 한 개의 QD 축전 에너지가 열적 요동 k_BT보다 커야한다. 또한, QD와 소스 및 드레인과의 전기저항, 즉 터널저항(Rt)이 양자저항(Rk), h/e²(= 25.813 kΩ)보다 커야한다. 이와 같은 CB에 의한 전류 차단은 게이트 전압(Vg) 변화에 의해 QD 전위 장벽을 낮추면서 제거되어 전자가 한 개씩 연속적으로 터널링하게 된다.

보다 구체적으로 기술하면, 게이트 전압(Vg)을 증가시키면 QD에 유도전하가 늘어나며(이때 유도전하량은 연속적인 값이므로 기본전하 e보다 작을 수 있다) QD 에너지가 커지게 된다. QD의 유도전하량이 기본전하 e에 도달하면 소스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 QD 에너지를 다시 최소화시킨다. 이와 같이 게이트 전압(Vg)에 의해 증가되는 QD 내의 연속적인 값의 유도전하량이 소스로부터의 터널링 전자(기본전하 e로 양자화)에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 된다. 이를 쿨롱진동(Coulomb oscillation)이라 부른다. 쿨롱진동은 게이트전압 변화에 따른 드레인 전류의 주기적인 온/오프(on/off)로 관측되어진다. 이러한 CB 모델은 쿨롱진동의 주기성이 근본적으로 터널링 전하의 양자화 현상에 의해 기인하며 각각의 온-피크(on peak)를 지날 때마다 QD 내의 전자가 한 개씩 증가함을 보여준다.

그러나, 단전자 트랜지스터를 상온에서 동작시키기 위하여 수-수십 nm 크기의 양자점을 원하는 위치에 재현성 있게 형성시키는 어려운 기술이 요구된다. 특히 단전자 스위치(Single Electron Switch)를 제작하는 목적에 있어서는 많은 양자점을 높은 밀도로 형성시키는 기술보다는 한 두개의 양자점을 원하는 위치에 원하는 크기로 형성시키는 기술이 필수적이다. 현재 반도체 공정에서의 최소 가공 선폭은 사진 석판술(photo lithography)의 경우 0.2μm 수준에 이르고 있다. 따라서 더 미세한 선폭의 패턴을 구현하기 위하여 전자선 직접 묘화법(E-beam direct writing) 기술을 쓰게 되는데 이 경우 근접효과(proximity effect)의 문제 때문에 원하는 크기의 라인 및 공간(line ＆ space)을 얻기 어렵다.

전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 산화 공정을 이용한 단전자 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 일 양태에 따른 단전자 트랜지스터의 제조 방법은, 기판 상에 소스 영역, 드레인 영역 및 채널 영역을 갖는 실리콘막 패턴을 형성하는 단계; 산화공정으로 상기 실리콘막 패턴을 산화시켜 상기 채널영역으로부터 축소된 양자점을 형성하는 단계; 및 상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함한다.

본 발명의 다른 양태에 따른 단전자 트랜지스터의 제조 방법은, 기판 상에 제1 소스 영역, 제1 드레인 영역 및 제1 채널 영역을 갖는 제1 실리콘막 패턴을 형성하는 단계; 상기 제1 실리콘막 패턴을 갖는 상기 기판 상에 레지스트를 도포하는 단계; 상기 레지스트에 전자빔을 조사하는 단계; 상기 레지스트를 현상하여, 상기 제1 채널영역의 중심영역에 상기 제1 채널영역보다 폭이 좁은 제2 채널영역을 정의하는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 식각마스크로 상기 제1 실리콘막 패턴을 식각하여 상기 제1 채널영역의 중심영역으로부터 축소된 제2 채널영역을 갖는 제2 실리콘막 패턴을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 산화공정으로 상기 제2 실리콘막 패턴을 산화시켜 상기 제2 채널영역으로부터 축소된 양자점을 형성하는 단계; 및 상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함한다.

본 발명의 또 다른 양태에 따른 단전자 트랜지스터의 제조 방법은, 그 상부면에 실리콘막을 제공하는 기판 상에 산화방지막을 형성하는 단계; 제1 소스 영역, 제1 드레인 영역 및 제1 채널 영역을 정의하는 식각마스크로 상기 산화방지막 및 상기 실리콘막을 식각하여 제1 산화방지막 패턴 및 제1 실리콘막 패턴을 형성하는 단계; 상기 제1 산화방지막 패턴 및 상기 제1 실리콘막 패턴을 갖는 상기 기판 상에 레지스트를 도포하는 단계; 상기 레지스트에 전자빔을 조사하는 단계; 상기 레지스트를 현상하여, 상기 제1 채널영역의 중심영역에 상기 제1 채널영역보다 폭이 좁은 제2 채널영역을 정의하는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 식각마스크로 상기 제1 실리콘질화막 패턴 및 상기 제1 실리콘막 패턴을 식각하여 상기 제1 채널영역의 중심영역으로부터 축소된 제2 채널영역을 갖는 제2 실리콘막 패턴 및 제2 산화방지막 패턴을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 산화공정으로 상기 제2 실리콘막 패턴을 산화시켜 상기 제2 채널영역으로부터 축소된 양자점을 형성하는 단계; 상기 제2 산화방지막 패턴을 제거하는 단계; 및 상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

이하, 도 2a 내지 도 2f, 도 3a 내지 도 3e, 도 4a 및 도 4b를 참조하여 본 발명의 일실시예에 따른 단전자 트랜지스터(single electron transistor, SET) 제조 방법을 설명한다.

도 2a 및 도 3a에 보이는 바와 같이, 실리콘 기판(100), 절연막(110) 및 실리콘막(120)으로 이루어지는 SOI(silicon on insulator) 기판을 마련한다.

도 2b 및 도 3b에 보이는 바와 같이, 상기 실리콘막(120)을 패터닝하여, 제1 실리콘막 패턴(121)을 형성한다. 상기 제1 실리콘막 패턴(121)은 제1 소스 영역(S1), 제1 드레인 영역(D1) 및 제1 채널 영역(C1)을 포함한다. 상기 제1 채널 영역(C1)은 상기 제1 소스 영역(S1)과 제1 드레인 영역(D1) 사이에 위치한다. 상기 제1 실리콘막 패턴(121)은 포토리소그래피 공정으로 형성된 감광막 패턴(도시하지 않음)을 이용하여 형성할 수 있다.

도 2c 및 도 3c에 보이는 바와 같이, 제1 실리콘막 패턴(121) 및 상기 절연막(110)을 덮는 PMMA(Polymethylmetha crylate)막(140)을 형성한다.

도 2d 및 도 3d에 보이는 바와 같이, 상기 PMMA막(140)에 전자빔을 조사하고, 현상을 실시하여 PMMA 패턴(141)을 형성한다. 상대적으로 해상력이 높은 전자빔 리소그래피를 이용하여 상기 제1 채널 영역(C1)의 중심영역에 상대적으로 좁은 폭(W2)의 제2 채널영역(C2)을 정의하는 상기 PMMA 패턴(141)을 형성한다. 이어서, 상기 PMMA 패턴(141)을 식각마스크로 제1 실리콘막 패턴(121)을 패터닝하여 제2 실리콘막 패턴(122)을 형성한다. 상기 제2 실리콘막 패턴(122)은 상기 제1 채널 영역(C1)의 중심영역으로부터 축소되어 상대적으로 좁은 폭(W2)을 갖는 제2 채널영역(C2)이 형성된다.

도 2e, 도 3e 및 도 4a에 보이는 바와 같이, 상기 PMMA 패턴(141)을 제거하고, 열산화공정을 실시하여 제2 실리콘막 패턴(122)의 일부를 산화시킨다. 열산화공정시 산화제인 O₂가 확산되어 산화막(150)이 형성된다. 산화막(150)의 최종두께의 45%는 제2 실리콘막 패턴(122)이 잠식되어서 형성된 것이다. 이에 따라, 상기 제2 실리콘막 패턴(122)으로부터 축소된 제3 실리콘막 패턴(123)을 형성된다. 즉, 전자빔 리소그래피에 의해 정의된 상기 제2 채널 영역(C2)이 축소되어 양자점(C3)이 형성된다. 또한, 상기 제1 소스 영역(S1) 및 상기 제1 드레인 영역(D1)으로부터 축소된 제2 소스 영역(S2) 및 상기 제2 드레인 영역(D2)이 형성된다.

도 2f, 도 3f 및 도 4b에 보이는 바와 같이, 절연막(160)을 형성하고, 상기 절연막(160) 그리고 상기 제2 소스 영역(S2) 및 상기 제2 드레인 영역(D2)의 상부면 상에 형성된 상기 산화막(150)을 선택적으로 식각하여 콘택홀들(161)을 형성한다.

이후, 상기 절연막(160) 상에 상기 양자점(C3)과 중첩되는 게이트 전극(170)을 형성한다. 이때, 상기 콘택홀들(161)을 통하여 상기 소스(S2) 및 드레인(D2)에 연결되는 전극들(180)을 형성할 수도 있다.

이하, 도 5a 내지 도 5f 그리고 도 6a 내지 도 6f를 참조하여 본 발명의 다른 실시예에 따른 단전자 트랜지스터 제조 방법을 설명한다.

도 5a 및 도 6a에 보이는 바와 같이, 실리콘 기판(100), 절연막(110) 및 실리콘막(120)으로 이루어지는 SOI 기판 상에 산화방지막(130)을 형성한다. 상기 산화방지막(130)은 실리콘 질화막으로 형성할 수 있다.

도 5b 및 도 6b에 보이는 바와 같이, 상기 산화방지막(130) 및 상기 실리콘막(120)을 패터닝하여, 제1 산화방지막 패턴(131) 및 제1 실리콘막 패턴(121)을 형성한다. 상기 제1 실리콘막 패턴(121)은 제1 소스 영역(S1), 제1 드레인 영역(D1) 및 제1 채널 영역(C1)을 포함한다. 상기 제1 채널 영역(C1)은 상기 제1 소스 영역(S1)과 제1 드레인 영역(D1) 사이에 위치한다. 제1 산화방지막 패턴(131) 및 제1 실리콘막 패턴(121)은 포토리소그래피 공정으로 형성된 감광막 패턴(도시하지 않음)을 이용하여 형성할 수 있다.

도 5c 및 도 6c에 보이는 바와 같이, 상기 제1 산화방지막 패턴(131), 제1 실리콘막 패턴(121) 및 상기 절연막(110)을 덮는 PMMA막(140)을 형성한다.

도 5d 및 도 6d에 보이는 바와 같이, 상기 PMMA막(140)에 전자빔을 조사하고, 현상을 실시하여 PMMA 패턴(141)을 형성한다. 상대적으로 해상력이 높은 전자빔 리소그래피를 이용하여 상기 제1 채널 영역(C1)의 중심영역에 상대적으로 좁은 폭(W2)의 제2 채널영역(C2)을 정의하는 상기 PMMA 패턴(141)을 형성한다. 이어서, 상기 PMMA 패턴(141)을 식각마스크로 제1 산화방지막 패턴(131) 및 제2 실리콘막 패턴(121)을 패터닝하여 제2 산화방지막 패턴(132) 및 제2 실리콘막 패턴(122)을 형성한다. 제2 실리콘막 패턴(122)은 상기 제1 채널 영역(C1)의 중심영역으로부터 좁아져 상대적으로 좁은 폭(W2)의 제2 채널영역(C2)이 형성된다.

도 5e 및 도 6e에 보이는 바와 같이, 상기 PMMA 패턴(141)을 제거한다.

도 5f 및 도 6f에 보이는 바와 같이, 산화공정을 실시하여 제2 실리콘막 패턴(122)의 일부를 산화시킨다. 열산화공정을 실시하여 제2 실리콘막 패턴(122)의 일부를 산화시킨다. 열산화공정시 산화제인 O₂가 확산되어 상기 제2 실리콘막 패턴(122)의 측면을 둘러싸는 산화막(150)이 형성된다. 산화막(150)의 최종두께의 45%는 제2 실리콘막 패턴(122)이 잠식되어서 형성된 것이다. 이에 따라, 상기 제2 실리콘막 패턴(122)으로부터 축소된 제3 실리콘막 패턴(123)을 형성된다. 즉, 전자빔 리소그래피에 의해 정의된 상기 제2 채널 영역(C2)이 축소되어 양자점(C3)이 형성된다. 또한, 상기 제1 소스 영역(S1) 및 상기 제1 드레인 영역(D1)으로부터 축소된 제2 소스 영역(S2) 및 상기 제2 드레인 영역(D2)이 형성된다.

이후, 상기 제2 산화방지막 패턴(132)을 제거하고, 전술한 본 발명의 일실시예에 따라 절연막 형성, 콘택홀 형성, 게이트 형성 등의 공정을 진행한다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 바와 같이 이루어지는 본 발명은, 전자빔 리소그래피를 이용한 패턴 형성 후 열산화 공정을 실시하여 양자점을 형성함으로써, 전자빔 리소그래피에 의해 형성될 수 있는 패턴 크기의 한계를 보다 줄일 수 있다.

도 1은 SET의 기본구조를 보이는 개략도.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 SET 제조 공정 평면도.

도 3a 내지 도 3e는 각각 도 2a 내지 도 2e의 사시도.

도 4a 및 도 4b는 각각 도 2e 및 도 2f의 A-A'선을 따른 단면도.

도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 SET 제조 공정 평면도.

도 6a 내지 도 6f는 각각 도 5a 내지 도 5f의 사시도.

* 도면의 주요부분에 대한 도면 부호의 설명 *

100: 실리콘 기판 110: 절연막

120: 실리콘막 121, 122: 실리콘막 패턴

130: 산화방지막 131, 132: 산화방지막 패턴

140: PMMA 141: PMMA 패턴

150: 산화막 160: 절연막

161: 콘택홀 170: 게이트 전극

Claims (5)

1. 기판 상에 소스 영역, 드레인 영역 및 채널 영역을 갖는 실리콘막 패턴을 형성하는 단계;

   산화공정으로 상기 실리콘막 패턴을 산화시켜 상기 채널영역으로부터 축소된 양자점을 형성하는 단계; 및

   상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함하는 단전자 트랜지스터 제조 방법.
2. 기판 상에 제1 소스 영역, 제1 드레인 영역 및 제1 채널 영역을 갖는 제1 실리콘막 패턴을 형성하는 단계;

   상기 제1 실리콘막 패턴을 갖는 상기 기판 상에 레지스트를 도포하는 단계;

   상기 레지스트에 전자빔을 조사하는 단계;

   상기 레지스트를 현상하여, 상기 제1 채널영역의 중심영역에 상기 제1 채널영역보다 폭이 좁은 제2 채널영역을 정의하는 레지스트 패턴을 형성하는 단계;

   상기 레지스트 패턴을 식각마스크로 상기 제1 실리콘막 패턴을 식각하여 상기 제1 채널영역의 중심영역으로부터 축소된 제2 채널영역을 갖는 제2 실리콘막 패턴을 형성하는 단계;

   상기 레지스트 패턴을 제거하는 단계;

   산화공정으로 상기 제2 실리콘막 패턴을 산화시켜 상기 제2 채널영역으로부터 축소된 양자점을 형성하는 단계; 및

   상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함하는 단전자 트랜지스터 제조 방법.
3. 그 상부면에 실리콘막을 제공하는 기판 상에 산화방지막을 형성하는 단계;

   제1 소스 영역, 제1 드레인 영역 및 제1 채널 영역을 정의하는 식각마스크로 상기 산화방지막 및 상기 실리콘막을 식각하여 제1 산화방지막 패턴 및 제1 실리콘막 패턴을 형성하는 단계;

   상기 제1 산화방지막 패턴 및 상기 제1 실리콘막 패턴을 갖는 상기 기판 상에 레지스트를 도포하는 단계;

   상기 레지스트에 전자빔을 조사하는 단계;

   상기 레지스트를 현상하여, 상기 제1 채널영역의 중심영역에 상기 제1 채널영역보다 폭이 좁은 제2 채널영역을 정의하는 레지스트 패턴을 형성하는 단계;

   상기 레지스트 패턴을 식각마스크로 상기 제1 실리콘질화막 패턴 및 상기 제1 실리콘막 패턴을 식각하여 상기 제1 채널영역의 중심영역으로부터 축소된 제2 채널영역을 갖는 제2 실리콘막 패턴 및 제2 산화방지막 패턴을 형성하는 단계;

   상기 레지스트 패턴을 제거하는 단계;

   산화공정으로 상기 제2 실리콘막 패턴을 산화시켜 상기 제2 채널영역으로부터 축소된 양자점을 형성하는 단계;

   상기 제2 산화방지막 패턴을 제거하는 단계; 및

   상기 양자점과 중첩되는 게이트를 형성하는 단계를 포함하는 단전자 트랜지스터 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 산화공정은 열산화 공정으로 실시하는 단전자 트랜지스터 제조 방법.
5. 제 4 항에 있어서,

   상기 기판은 SOI 기판을 이용하는 단전자 트랜지스터 제조 방법.