KR100496432B1 - 자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법 - Google Patents

자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 자기조립 단분자막으로 이루어진 채널층을 소오스 전극과 드레인 전극 사이에 형성하면서 소오스 전극 및 드레인 전극과 접하지 않는 자기조립 단분자막의 모든 부분이 절연막을 통해 게이트 전극과 중첩되도록 하거나, 채널층에서 흐르는 전류의 방향과 게이트 전극에 인가된 전압에 의해 발생되는 전기장의 방향을 평행하게 만듦으로써, 게이트 전압의 증감에 따른 소오스-드레인 전류의 변화율을 증가시켜 전류 변화 특성을 향상시킬 수 있는 자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법이 개시된다.

Description

자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법{Self-assembled monolayer field-effect transistors and methods of manufacturing the same}
본 발명은 자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 특히 길이가 수 나노미터(nm) 이하인 채널영역에 대한 게이트(Gate) 효과를 극대화할 수 있는 자기조립 단분자막 전계효과 트랜지스터의 제조방법에 관한 것이다.
정보통신기술의 발달로 인하여 정보량은 기하급수적으로 증가하고 있으며, 이를 처리하기 위한 실리콘 기판 반도체 소자의 집적도 또한 반도체 기술 발전에 힘입어 지속적으로 향상되고 있다. 하지만, 포토 리소그래피(Photo-lithography) 공정의 분해능 향상을 통해 소자의 크기와 선폭을 줄여나가는 탑-다운(Top-down) 방식의 기술 개발은, 채널길이가 수 나노미터(nm) 수준에 도달함에 따라, 집적도와 성능은 제한적으로 향상되는 데에 비해 설비투자비가 급격하게 증가하는 문제점으로 인하여 한계에 부딪히고 있다. 이러한 한계를 극복하고 보다 경제성 있는 나노전자소자를 생산하기 위하여, 최근에는 분자의 자기조립성(Self-assembly), 자기복제성(Self-replication) 등과 같은 자연의 힘을 이용한 바텀-업(Bottom-up) 방식의 분자소자 개발이 대안으로 제시되고 있다.
자기조립 단분자막 전계효과 트랜지스터는, 반도체성을 가지는 유기 분자들로 이루어져 수 나노미터 이하의 두께를 가지는 자기조립 단분자막(Self-Assembled Monolayer; SAM)이 소오스(Source)와 드레인(Drain) 전극 사이에 채널 영역으로 형성되고 게이트(Gate) 전극으로 인가되는 전압에 의해 채널 영역의 전자흐름이 조절되는 삼단자(Three-terminal) 분자소자로서, 분자 단위의 스위칭 회로, 논리 회로, 링 발진기 등을 제작하는데 필수적인 요소이다.
이러한 자기조립 단분자막 전계효과 트랜지스터의 구조가 도 1에 도시되어 있다. 도 1은 종래 기술에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 소오스 전극(101)과 드레인 전극(102) 사이에 자기조립 단분자막(103)이 존재하고, 자기조립 단분자막(103)은 전자가 이동하는 채널층이 된다. 채널층(103)의 한쪽 측면에는 산화막으로 이루어진 게이트 절연막(104)과, 실리콘 또는 금속으로 이루어진 게이트 전극(105)이 차례로 접촉되어 있는데, 게이트 전극(105)에 인가되는 전압을 변화시킴으로써 소오스-드레인 간에 흐르는 전류를 조절할 수 있도록 구성되어 있다.
이처럼, 종래의 자기조립 단분자막 전계효과 트랜지스터에서는 게이트 전극 (105)이 소오스와 드레인 전극(101 및 102)을 연결하는 자기조립 단분자막(103)의 한쪽 측면에만 존재한다. 따라서, 자기조립 단분자막으로 이루어진 채널층(103)을 구성하는 전체 분자들 중에서 게이트 절연막(104)에 인접한 일부 분자들만이 게이트 전압 변화의 영향권에 놓이게 된다. 이러한 종래의 자기조립 단분자막 전계효과 트랜지스터의 경우, 게이트 전압이 바뀌어도 소오스와 드레인 간에 흐르는 전류 특성이 뚜렷하게 변하지 않는다는 단점을 가진다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 자기조립 단분자막으로 이루어진 채널층을 소오스 전극과 드레인 전극 사이에 형성하면서 소오스 전극 및 드레인 전극과 접하지 않는 자기조립 단분자막의 모든 부분이 절연막을 통해 게이트 전극과 중첩되도록 하거나, 채널층에서 흐르는 전류의 방향과 게이트 전극에 인가된 전압에 의해 발생되는 전기장의 방향을 평행하게 만듦으로써, 게이트 전압의 증감에 따른 소오스-드레인 전류의 변화율을 증가시켜 전류 변화 특성을 향상시킬 수 있는 자기조립 단분자막 전계효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 채널층이 자기조립 단분자막으로 이루어져 소오스 전극과 드레인 전극 사이에 위치하며, 소오스 전극 및 드레인 전극과 접하지 않은 자기조립 단분자막의 모든 부분은 게이트 절연막을 사이에 두고 게이트 전극과 맞닿는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 반도체 기판 상에 소정의 패턴으로 형성된 소오스 전극과, 소오스 전극 중 소정의 활성영역만을 개방시키는 개구부가 형성된 층간 절연막과, 층간 절연막 상에 동일 패턴으로 형성된 게이트 전극과, 게이트 전극의 전체 표면에 형성된 게이트 절연막과, 게이트 전극의 개구부에 형성된 자기조립 단분자막으로 이루어진 채널층과, 채널층 상부에 형성된 드레인 전극을 포함한다.
본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 채널층이 자기조립 단분자막으로 이루어지며, 게이트 전극, 게이트 절연막, 소오스 전극, 채널층 및 드레인 전극이 순차적으로 적층되어 게이트 전극으로부터 발생되는 전기장으로 소오스 전극 및 드레인 전극 사이에 흐르는 전류의 량을 채널층의 전체 영역에서 제어하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 반도체 기판 상에 소정의 패턴으로 형성된 게이트 전극과, 게이트 전극을 포함한 전체 상부에 형성된 게이트 절연막과, 게이트 절연막으로 덮여있는 게이트 전극 상부에 형성된 소오스 전극과, 전체 상부에 형성되며 활성 영역의 소오스 전극이 노출되도록 개구부가 형성된 층간 절연막과, 활성 영역의 소오스 전극 상에 형성되며 자기조립 단분자막으로 이루어진 채널층과, 채널층 상부에 형성된 드레인 전극을 포함한다.
본 발명의 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 제조 방법은 반도체 기판 상에 소오스 전극을 형성하는 단계와, 소오스 전극을 포함한 전체 상부에 층간 절연막을 형성하는 단계와, 활성 영역에 개구부가 형성된 게이트 전극을 층간 절연막 상부에 형성하는 단계와, 게이트 전극의 표면에 게이트 절연막을 형성하는 단계와, 개구부를 통해 노출된 활성영역의 층간 절연막을 식각하여 소오스 전극을 노출시키는 단계와, 노출된 소오스 전극 상에 자기조립 단분자막으로 채널층을 형성하는 단계, 및 자기조립 단분자막 상에 드레인 전극을 형성하는 단계를 포함한다.
상기에서, 층간 절연막을 식각한 후 채널층을 형성하기 전에, 소오스 전극의 표면에 금속 혹은 다량의 불순물이 첨가되어 전기전도도가 높은 소오스 전극 물질을 추가로 도포하는 단계를 더 실시할 수도 있다.
본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 제조 방법은 반도체 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극의 표면에 게이트 절연막을 형성하는 단계와, 게이트 절연막으로 덮여있는 게이트 전극 상에 소오스 전극을 형성하는 단계와, 반도체 기판 전면에 층간 절연막을 형성한 후, 활성영역의 소오스 전극이 노출되도록 활성 영역의 층간 절연막을 식각하여 개구부를 형성하는 단계와, 개구부를 통해 노출된 소오스 전극 상에 자기조립 단분자막으로 채널층을 형성하는 단계, 및 채널층 상부에 드레인 전극을 형성하는 단계를 포함한다.
상기에서, 게이트 전극, 소오스 전극 또는 드레인 전극은 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질이나 금속 물질로 형성할 수 있다. 또한, 층간 절연막은 산화막 또는 질화막으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다. 특히, 도 2는 자기조립 단분자막으로 이루어진 채널층을 소오스 전극 및 드레인 전극 사이에 형성하면서 소오스 전극 및 드레인 전극과 접하지 않는 자기조립 단분자막의 모든 부분이 절연막을 통해 게이트 전극과 중첩되는 구조를 갖도록 한 트랜지스터에 대한 구체적인 예를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 소오스 전극(202), 드레인 전극(209), 자기조립 단분자막으로 이루어진 채널층(208), 게이트 절연막(206) 및 게이트 전극(204)을 포함하여 이루어진다.
상기에서, 소오스 전극(202)은 반도체 기판(201)의 상부에 소정의 패턴으로 형성된다. 한편, 전체 상부에는 소오스 전극(202) 중 소정의 활성영역(205)만을 개방시키는 개구부가 형성된 게이트 전극(204)이 형성되는데, 게이트 전극(204)과 소오스 전극(202) 사이에는 층간 절연막(203)이 형성되어 게이트 전극(204)과 소오스 전극(202)이 전기적으로 격리된다. 이때, 층간 절연막(203)에도 게이트 건극(204)에 형성된 개구부와 동일한 패턴 또는 보다 작은 패턴의 개구부가 형성되어 활성 영역(205)이 개방된다.
게이트 전극(204)의 전체 표면에는 게이트 절연막(206)이 형성되며, 게이트 전극(204)의 개구부에는 자기조립 단분자막으로 이루어진 채널층(208)이 설치된다. 한편, 개구부를 통해 노출되는 소오스 전극(202)의 표면이 충분한 높이를 가질 수 있도록, 채널층(208)과 소오스 전극(202) 사이에 소오스 전극(207)을 추가로 설치할 수도 있다.
채널층(208) 상부에는 드레인 전극(209)이 형성되며, 정렬 오차나 공정 마진을 확보하기 위하여 가장자리가 게이트 전극(204)의 가장자리와 중첩되도록 형성된다. 이때, 게이트 전극(204)과 드레인 전극(209) 사이에는 게이트 절연막(206)이 형성되기 때문에, 드레인 전극(209)이 게이트 전극(204)과 중첩되더라도 게이트 전극(204)과 드레인 전극(209)은 전기적으로 격리된다.
상기에서, 소오스 전극(202), 게이트 전극(204) 및 드레인 전극(209)은 불순물이 다량으로 첨가되어 전기전도도가 높은 반도체 물질로 이루어지거나, 금속으로 이루어진다.
상기의 구성을 살펴보면, 종래의 자기조립 단분자막 전계효과 트랜지스터에서는 소오스와 드레인 전극을 연결하는 채널영역의 한쪽 측면에만 게이트 전극이 존재하지만, 본 발명에서 제안된 제1 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는, 채널층 둘레가 모두 게이트 전극으로 둘러싸이게 되어 채널을 통과하는 전자들에 대한 게이트 전압의 영향을 크게 높일 수 있다. 따라서, 종래에는 채널을 구성하는 전체 분자들 중에서 게이트 전극에 인접한 일부 분자들만이 게이트 전압 변화의 영향권에 놓이게 된다. 하지만, 본 발명에서 제안된 첫 번째 구조의 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터에서는, 채널영역 둘레가 모두 게이트 전극으로 둘러싸이게 되어 채널을 통과하는 전자들에 대한 게이트 전압의 영향을 크게 높일 수 있다.
상기의 구성과 구조로 이루어진 자기조립 단분자막 전계효과 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 도 2에 도시된 자기조립 단분자막 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 실리콘과 같은 반도체 기판(201) 상에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 소오스 전극(202)을 형성한다. 이어서, 소오스 전극(202) 상부에 산화막 또는 질화막 등으로 이루어진 층간 절연막(203)을 도포한다.
도 3b를 참조하면, 층간 절연막(203) 표면에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하여 게이트 전극(204)을 형성한다. 이때, 채널층이 형성될 소정의 활성영역(205)에는 게이트 전극 물질을 도포하지 않거나, 혹은 도포한 뒤에 패터닝 공정을 통해 활성 영역(205)의 게이트 전극 물질을 제거하여 활성 영역이 정의된 개구부(205a)를 게이트 전극(204)에 형성한다. 이로써, 개구부(205a)를 통해 활성영역(205)의 층간 절연막(203)이 노출된다.
도 3c를 참조하면, 게이트 전극(204)의 표면에 게이트 절연막(206)을 형성한다. 게이트 절연막(206)은 절연 물질을 증착하여 형성하거나 게이트 전극(204)의 표면을 산화시켜 형성할 수도 있다.
도 3d를 참조하면, 개구부(205a)를 통해 노출되는 활성영역(205)의 층간 절연막(203)을 식각하여 활성 영역의 소오스 전극(202)을 노출시킨다. 이어서, 노출된 소오스 전극(202) 표면에 금속 혹은 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 추가로 도포하여 소오스 전극(207)을 추가로 형성할 수 있다. 이러한 추가 도포과정은 활성영역(205) 내의 소오스 전극(202) 표면이 충분한 높이를 가지도록 하기 위한 것이다. 따라서, 소자 제작의 공정 조건에 따라 소오스 전극(207)을 추가로 형성하는 공정을 생략할 수 있음은 물론이다.
도 3e를 참조하면, 활성영역(205)의 소오스 전극(202) 상에 자기조립 단분자막을 형성하여 채널층(208)을 형성한다. 이후, 자기조립 단분자막(208) 상에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝 공정을 실시하여 드레인 전극(209)을 형성한다.
상기의 공정을 통해, 소오스 전극 및 드레인 전극 사이에 형성되면서 소오스 전극 및 드레인 전극과 접하지 않는 자기조립 단분자막의 모든 부분이 절연막을 통해 게이트 전극과 중첩되는 구조를 갖는 트랜지스터가 제조된다.
이하, 본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조 및 그 제조방법을 설명하면 다음과 같다.
도 4는 본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다. 특히, 도 4는 채널층에서 흐르는 전류의 방향과 게이트 전극에 인가된 전압에 의해 발생되는 전기장의 방향이 일치되는 구조를 갖는 트랜지스터에 대한 구체적인 예를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터는 소오스 전극(404), 드레인 전극(408), 자기조립 단분자막으로 이루어진 채널층(407), 게이트 절연막(403) 및 게이트 전극(402)을 포함하여 이루어진다.
상기에서, 게이트 전극(402), 소오스 전극(404), 채널층(407)과 드레인 전극(408)은 반도체 기판(401) 상에 순차적으로 적층된다. 게이트 전극(402)과 소오스 전극(404) 사이에는 게이트 절연막(403)이 구비되어 게이트 전극(402)과 소오스 전극(404)이 전기적으로 격리된다. 채널층(407)이 형성되는 활성 영역(406)은 소오스 전극(404)과 드레인 전극(408) 사이의 층간 절연막(405)에 형성된 개구부에 의해 정의된다.
좀 더 구체적으로 설명하면, 게이트 전극(402)은 반도체 기판(401)의 상부에 소정의 패턴으로 형성되고, 게이트 절연막(403)은 게이트 전극(402)을 포함한 전체 상부에 형성된다. 한편, 게이트 전극(402) 상부에는 소오스 전극(404)이 형성되며, 다시 전체 상부에는 소오스 전극(404) 중 소정의 활성영역(406)만을 개방시키는 개구부가 형성된 층간 절연막(405)이 형성된다. 층간 절연막(405)의 개구부에는 자기조립 단분자막으로 이루어진 채널층(407)이 설치된다. 채널층(407) 상부에는 드레인 전극(408)이 형성되며, 정렬 오차나 공정 마진을 확보하기 위하여 가장자리가 층간 절연막(405)의 가장자리와 중첩되도록 형성된다.
상기에서, 게이트 전극(402), 소오스 전극(404) 및 드레인 전극(408)은 불순물이 다량으로 첨가되어 전기전도도가 높은 반도체 물질로 이루어지거나, 금속으로 이루어진다.
상기의 구성을 살펴보면, 채널층이 게이트 전극 상에 형성되면서 게이트 전극 영역과 완전히 겹쳐지게 된다. 따라서, 게이트 전극이 전압이 가해지면, 게이트 전극으로부터 발생되는 전기장과 채널층에 흐르는 전류의 방향이 평행하게 발생된다. 자기조립 단분자막으로 이루어진 채널층은 아주 얇게 형성되기 때문에, 소오스 전극이나 드레인 전극에 인가되는 전압만으로도 소오스 전극과 드레인 전극 사이에는 전류가 흐르게 된다. 이러한 상태에서, 게이트 전극으로 인가된 전압에 의해 발생되는 전기장을 이용하여 채널층의 전체 영역에서 전류의 흐름을 방해하거나 보다 더 활성화시켜 채널층을 통과하는 전자들에 대한 게이트 전압의 영향을 크게 높일 수 있다.
상기의 구성과 구조로 이루어진 자기조립 단분자막 전계효과 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 5a 내지 도 5c는 도 4에 도시된 자기조립 단분자막 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 실리콘과 같은 반도체 기판(401) 위에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 게이트 전극(402)을 형성한다. 이후, 게이트 전극(402)을 포함한 전체 상부에 게이트 절연막(403)을 형성한다. 게이트 절연막(403)은 절연 물질을 증착하여 형성하거나 게이트 전극(402)의 표면을 산화시켜 형성할 수도 있다.
도 5b를 참조하면, 게이트 절연막(403)으로 덮여있는 게이트 전극(402) 상에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 소오스 전극(404)을 형성한다. 이어서, 반도체 기판(401)의 전체 상부에 산화막 또는 질화막으로 이루어진 층간 절연막(405)을 도포하고, 게이트 전극(402) 상부의 활성 영역(406)의 층간 절연막(405)을 식각하여 활성 영역(406)이 정의된 개구부(406a)를 형성한다. 이로써, 개구부(406a)를 통해 활성영역(406)의 소오스 전극(404)이 노출된다.
도 5c를 참조하면, 개구부(406a)를 통해 노출된 소오스 전극(404) 상에 자기조립 단분자막을 형성하여 채널층(407)을 형성한다. 이후, 자기조립 단분자막(407) 상에 금속, 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 드레인 전극(408)을 형성한다.
상기의 공정을 통해, 채널층에서 흐르는 전류의 방향과 게이트 전극에 인가된 전압에 의해 발생되는 전기장의 방향이 일치되는 구조를 갖는 트랜지스터가 제조된다.
상술한 바와 같이, 본 발명은 채널층의 전체 둘레를 게이트 전극으로 감싸거나, 혹은 채널영역 전체면이 게이트 전극영역과 겹쳐지게 함으로써, 채널을 통과하는 전자들에 대한 게이트 전압의 영향을 높일 수 있다. 따라서, 게이트 전압의 증감에 따른 소오스-드레인 간 전류의 변화이득을 크게 증가시킬 수 있어, 종래의 소자에 비해 높은 기능성과 신뢰성을 가지는 분자 전자회로를 구현하는 것이 가능하다.
도 1은 종래 기술에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 자기조립 단분자막 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 자기조립 단분자막 전계효과 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 자기조립 단분자막 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
201, 401 : 반도체 기판 101, 202, 207, 404 : 소오스 전극
203, 405 : 층간 절연막 105, 204, 402 : 게이트 전극
205, 406 : 활성 영역 205a, 406a : 개구부
104, 206, 403 : 게이트 절연막 102, 209, 408 : 드레인 전극
103, 208, 407 : 자기조립 단분자막, 채널층

Claims (9)

  1. 소오스 전극, 드레인 전극, 채널층, 게이트 절연막 및 게이트 전극을 포함하는 전계효과 트랜지스터에 있어서,
    상기 채널층은 자기조립 단분자막으로 이루어져 상기 소오스 전극과 상기 드레인 전극 사이에 위치하며, 상기 소오스 전극 및 상기 드레인 전극과 접하지 않은 상기 자기조립 단분자막의 모든 부분은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 맞닿는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터.
  2. 반도체 기판 상에 소정의 패턴으로 형성된 소오스 전극;
    상기 소오스 전극 중 소정의 활성영역만을 개방시키는 개구부가 형성된 층간 절연막;
    상기 층간 절연막 상에 동일 패턴으로 형성된 게이트 전극;
    상기 게이트 전극의 전체 표면에 형성된 게이트 절연막;
    상기 게이트 전극의 개구부에 형성된 자기조립 단분자막으로 이루어진 채널층;
    상기 채널층 상부에 형성된 드레인 전극을 포함하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터.
  3. 반도체 기판 상에 소오스 전극을 형성하는 단계;
    상기 소오스 전극을 포함한 전체 상부에 층간 절연막을 형성하는 단계;
    활성 영역에 개구부가 형성된 게이트 전극을 상기 층간 절연막 상부에 형성하는 단계;
    상기 게이트 전극의 표면에 게이트 절연막을 형성하는 단계;
    상기 개구부를 통해 노출된 상기 활성영역의 층간 절연막을 식각하여 상기 소오스 전극을 노출시키는 단계;
    상기 노출된 소오스 전극 상에 자기조립 단분자막으로 채널층을 형성하는 단계; 및
    상기 자기조립 단분자막 상에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터 제조방법.
  4. 제 3항에 있어서, 상기 층간 절연막을 식각한 후 상기 채널층을 형성하기 전에,
    상기 소오스 전극의 표면에 금속 혹은 다량의 불순물이 첨가되어 전기전도도가 높은 소오스 전극 물질을 추가로 도포하는 단계를 더 포함하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터 제조방법.
  5. 소오스 전극, 드레인 전극, 채널층, 게이트 절연막 및 게이트 전극을 포함하는 전계효과 트랜지스터에 있어서,
    상기 채널층은 자기조립 단분자막으로 이루어지며, 상기 게이트 전극, 상기 게이트 절연막, 상기 소오스 전극, 상기 채널층 및 상기 드레인 전극이 순차적으로 적층되어 상기 게이트 전극으로부터 발생되는 전기장으로 상기 소오스 전극 및 상기 드레인 전극 사이에 흐르는 전류의 량을 상기 채널층의 전체 영역에서 제어하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터.
  6. 반도체 기판 상에 소정의 패턴으로 형성된 게이트 전극;
    상기 게이트 전극을 포함한 전체 상부에 형성된 게이트 절연막;
    상기 게이트 절연막으로 덮여있는 상기 게이트 전극 상부에 형성된 소오스 전극;
    전체 상부에 형성되며 활성 영역의 상기 소오스 전극이 노출되도록 개구부가 형성된 층간 절연막;
    상기 활성 영역의 상기 소오스 전극 상에 형성되며 자기조립 단분자막으로 이루어진 채널층;
    상기 채널층 상부에 형성된 드레인 전극을 포함하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터.
  7. 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막으로 덮여있는 상기 게이트 전극 상에 소오스 전극을 형성하는 단계;
    상기 반도체 기판 전면에 층간 절연막을 형성한 후, 활성영역의 상기 소오스 전극이 노출되도록 상기 활성 영역의 상기 층간 절연막을 식각하여 개구부를 형성하는 단계;
    상기 개구부를 통해 노출된 상기 소오스 전극 상에 자기조립 단분자막으로 채널층을 형성하는 단계; 및
    상기 채널층 상부에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터 제조 방법.
  8. 제 3 항 또는 제 7 항에 있어서, 상기 게이트 전극, 상기 소오스 전극 또는 상기 드레인 전극은 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질이나 금속 물질로 형성하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터 제조방법.
  9. 제 3 항 또는 제 7 항에 있어서, 상기 층간 절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 자기조립 단분자막 전계효과 트랜지스터 제조방법.
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