KR100833516B1 - 전도성 고분자 전극층을 포함하는 전극을 구비한 분자 전자소자 - Google Patents

전도성 고분자 전극층을 포함하는 전극을 구비한 분자 전자소자 Download PDF

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Abstract

전도성 고분자 전극층을 포함하는 전극을 구비한 분자 전자 소자에 관하여 개시한다. 본 발명에 따른 분자 전자 소자는 제1 전극과, 제1 전극 위에 자기조립되어 있고 고리화합물을 포함하는 전기활성 작용기를 가지는 기능성 분자 활성층과, 기능성 분자 활성층 위에 형성된 제2 전극을 포함한다. 제2 전극은 기능성 분자 활성층과 접해 있는 전도성 고분자 전극층과, 전도성 고분자 전극층 위에 형성된 금속 전극층을 포함한다. 제2 전극의 전도성 고분자 전극층에 의해 기능성 분자 활성층의 손상이 억제되어 초박형 미세 분자 전자 소자에서의 단락 발생을 방지한다.
분자 전자 소자, 전도성 고분자 전극층, 기능성 분자 활성층, 스위칭, 메모리

Description

전도성 고분자 전극층을 포함하는 전극을 구비한 분자 전자 소자 {Molecular electronic device having electrode including conductive polymer electrode layer}
도 1a는 본 발명의 제1 실시예에 따른 분자 전자 소자의 예시적인 구조를 보여주는 레이아웃(layout)이다.
도 1b는 도 1a의 Ib - Ib'선 단면도이다.
도 2a는 본 발명의 제2 실시예에 따른 분자 전자 소자의 예시적인 구조를 보여주는 레이아웃이다.
도 2b는 도 2a의 IIb - IIb'선 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 분자 전자 소자의 예시적인 구조를 보여주는 단면도이다.
도 4는 본 발명의 일 예에 따른 분자 전자 소자에 대한 스위칭 특성을 보여주는 히스테리시스 그래프이다.
도 5는 본 발명의 다른 예에 따른 분자 전자 소자에 대한 메모리 특성을 보여주는 측정 결과이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판, 12: 절연막, 20: 절연막 패턴, 20a: 나노 비아홀, 100: 분자 전자 소자, 110: 하부 전극, 112: 제1 배리어막, 114: 제1 금속막, 130: 상부 전극, 122: 전도성 고분자 전극층, 124: 금속 전극층, 126: 제2 배리어막, 128: 제2 금속막, 140: 기능성 분자 활성층, 200: 분자 전자 소자, 210: 하부 전극, 212: 제1 배리어막, 214: 제1 금속막, 230: 상부 전극, 222: 전도성 고분자 전극층, 224: 금속 전극층, 226: 제2 배리어막, 228: 제2 금속막, 240: 기능성 분자 활성층, 300: 분자 전자 소자, T: 트렌치.
본 발명은 분자 전자 소자에 관한 것으로, 특히 두 금속 전극 사이에 전기적 특성을 제공할 수 있는 기능성 분자 활성층이 개재되어 있는 분자 전자 소자에 관한 것이다.
최근, 파이전자의 공액 결합을 통한 유기물이 반도체 특성을 갖는다고 알려지면서 유기 반도체 소자 개발에 많은 연구들이 이루어지고 있다. 그 중 대부분은 두 금속 전극 사이에 개재되는 유기물층의 전자 수송 특성과 관련된 연구들이다. 특히 최근에 아로마틱 링에 전자받게 그룹이 붙어 있는 기능성 분자들을 이용하여 분자 스위치 소자 또는 메모리 소자 등에 응용하고자 하는 연구가 활발히 진행되고 있다. 특히, 수 십 나노미터급 나노반도체 제품의 상용화를 위한 소자 개발이 경쟁적으로 이루어짐에 따라 보다 집적화되고 보다 미세화된 분자 전자 소자의 개발이 요구되고 있다.
현재 알려진 분자 전자 소자의 기본적인 구조는 2 개의 금속 전극과, 이들 사이에 개재되어 있는 기능성 분자 활성층을 포함하도록 구성되어 있다. 상기 기능성 분자 활성층은 2 개의 금속 전극 사이에서 유기 반도체 특성을 제공한다. 최근에는, 금속 전극 위에 자기조립 방법에 의해 단일 분자층으로 이루어지는 기능성 분자 활성층을 형성하는 기술이 제안되었다. 이 기술에 따르면, 단일 분자층으로 이루어지는 기능성 분자 활성층은 그 두께가 수 nm 정도로 극히 얇아 그 위에 전극 형성용 금속을 증착할 때 상기 기능성 분자 활성층이 손상되는 문제가 있다. 특히, 금속 물질로서 Ti 및 Au를 사용하는 경우, Ti 및 Au 증착시 Ti 및 Au 가 비교적 치밀하지 않은 기능성 분자 활성층 내부로 침투하여 분자 전자 소자에서 단락 현상을 야기하게 되어 분자 전자 소자의 실용화에 어려움이 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 극복하고자 하는 것으로, 기능성 분자 활성층의 전기적 특성을 이용하는 수 내지 수 십 나노미터 수준의 미세구조를 가지는 초고집적 나노 전자 소자를 구현하는 데 있어서, 상기 기능성 분자 활성층의 손상 및 그에 따른 단락 현상을 방지할 수 있는 소자 구조를 제공함으로써 원하는 전기적 특성을 효과적으로 제공할 수 있는 분자 전자 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 분자 전자 소자는 제1 전극과, 상기 제1 전극 위에 자기조립되어 있고 고리화합물을 포함하는 전기활성 작용 기를 가지는 기능성 분자 활성층과, 상기 기능성 분자 활성층 위에 형성된 제2 전극을 포함한다. 상기 제2 전극은 상기 기능성 분자 활성층과 접해 있는 전도성 고분자 전극층과, 상기 전도성 고분자 전극층 위에 형성된 금속 전극층을 포함한다.
상기 기능성 분자 활성층은 티올 유도체 또는 실란 유도체를 포함하는 화합물이 상기 티올 유도체 또는 실란 유도체를 정착기로 하여 상기 제1 전극에 자기조립 방식에 의해 선택적으로 결합되어 형성된 분자층으로 이루어질 수 있다.
상기 제1 전극 및 제2 전극은 각각 1종의 금속으로 이루어지는 단일층, 또는 적어도 2종의 서로 다른 금속이 차례로 적층된 다중층으로 이루어질 수 있다. 상기 제2 전극의 금속 전극층은 배리어막과 금속막의 적층 구조로 이루어질 수 있으며, 이 때 상기 배리어막은 상기 전도성 고분자 전극층과 접하도록 형성된다.
본 발명에 따른 분자 전자 소자에서는 제2 전극의 금속 전극층 형성 공정시 기능성 분자 활성층이 손상되는 것을 상기 전도성 고분자 전극층에 의해 억제할 수 있다. 따라서, 본 발명에 따른 분자 전자 소자로부터 신뢰성 있는 스위치 소자 또는 메모리 소자를 구현할 수 있으며, 이들 스위치 소자 및 메모리 소자의 실용화 가능성을 높일 수 있다. 또한, 본 발명에 따른 분자 전자 소자에서는 제1 전극 위에 형성된 수 나노미터 수준의 초박형의 기능성 분자 활성층 위에 형성되는 제2 전극의 전도성 고분자 전극층 두께를 최적화함으로써 제1 전극과 제2 전극과의 사이에 인가되는 전압에 대한 차징 효과의 조절이 가능하며, 수 나노미터 수준의 미세 구조를 가지는 초박막의 나노 분자 전자 소자의 구현이 가능하다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 첨부 도면에서, 층 또는 영역들의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서, 동일한 부호는 동일한 요소를 지칭한다.
도 1a는 본 발명의 제1 실시예에 따른 분자 전자 소자(100)의 예시적인 구조를 보여주는 레이아웃(layout)이다. 도 1a에는 제1 전극(110) 및 제2 전극(130)이 3×3 어레이로 배열된 분자 전자 소자의 예를 도시하였다. 도 1b는 도 1a의 Ib - Ib'선 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 분자 전자 소자(100)는 기판(10)상의 절연막(12) 위에 제1 전극(110) 및 제2 전극(130)이 각각 소정 위치에서 교차되도록 상호 직교하는 방향으로 연장되어 있다. 상기 기판(10)은 예를 들면 실리콘 기판으로 이루어질 수 있으며, 상기 절연막(12)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 전극(110)은 금속으로 이루어질 수 있다. 특정한 예에 있어서, 도 1b에 예시된 바와 같이, 상기 제1 전극(110)은 제1 배리어막(112) 및 제1 금속막(114)으로 이루어질 수 있다. 상기 제1 배리어막(112)은 예를 들면 Ti로 이루어질 수 있다. 상기 제1 배리어막(112)은 경우에 따라 생략 가능하다. 상기 제1 금속막(114)은 금, 백금, 은 또는 크롬으로 이루어질 수 있다.
상기 제2 전극(130)은 전도성 고분자 전극층(122)과 금속 전극층(124)을 포함한다. 상기 금속 전극층(124)은 상기 전도성 고분자 전극층(122)을 덮도록 그 위에 형성된다. 상기 금속 전극층(124)은 도 1b에 예시된 바와 같이, 제2 배리어막(126)과 제2 금속막(128)의 적층 구조로 이루어질 수 있다. 상기 제2 배리어막(126)은 상기 전도성 고분자 전극층(122)에 접하도록 형성되어 있다. 상기 제2 배리어막(126)은 각각 그 위에 증착되는 금 원자들이 하부 구조물 내로 확산되는 것을 방지하기 위하여 형성되는 것이다. 상기 제2 배리어막(126)은 예를 들면 Ti로 이루어질 수 있다. 상기 제2 배리어막(126)은 경우에 따라 생략 가능하다. 상기 제2 금속막(128)은 금, 백금, 은 또는 크롬으로 이루어질 수 있다.
상기 제1 전극(110)과 제2 전극(130)과의 사이에는 절연막 패턴(20)이 개재되어 있다. 상기 절연막 패턴(20)은 예를 들면 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 절연막 패턴(130)에는 상기 제1 전극(110) 및 제2 전극(130)이 상호 교차하는 위치에 나노 비아홀(20a)이 형성되어 있다. 상기 나노 비아홀(20a)은 약 100 ∼ 160 nm의 폭으로 형성될 수 있다.
상기 나노 비아홀(20a)을 통해 노출되는 상기 제1 전극(110) 표면에는 고리화합물을 포함하는 전기활성 작용기를 가지는 기능성 분자 활성층(140)이 형성되어 있다. 상기 기능성 분자 활성층(140)은 상기 제1 전극(110) 표면에 자기조립되어 있는 분자층으로 이루어질 수 있다. 상기 기능성 분자 활성층(140)은 티올 유도체 또는 실란 유도체를 포함하는 화합물이 상기 티올 유도체 또는 실란 유도체를 정착기로 하여 상기 제1 전극(110)의 표면에 자기조립 방식에 의해 선택적으로 결합되 어 형성된 분자층으로 이루어질 수 있다. 다른 예로서, 상기 기능성 분자 활성층(140)은 아조 또는 카르복실기를 포함하는 화합물이 상기 아조 또는 카르복실기를 정착기로 하여 상기 제1 전극(110)의 표면에 자기조립 방식에 의해 선택적으로 결합되어 형성된 분자층으로 이루어질 수도 있다.
상기 기능성 분자 활성층(140)은 그 구성 재료의 화학 구조에 따라 단일의 분자층으로 이루어질 수도 있고 적어도 2개의 분자층이 차례로 적층된 이중 분자층으로 이루어질 수도 있다. 상기 기능성 분자 활성층(140)을 구성하기 적합한 재료들에 대한 구체적인 예에 대하여는 후술한다.
상기 제2 전극(130)의 전도성 고분자 전극층(122)은 상기 제2 전극(130)의 금속 전극층(124)과 상기 기능성 분자 활성층(140)과의 사이에 개재되어 있다. 상기 전도성 고분자 전극층(122)은 상기 제2 전극(130)의 금속 전극층(124) 구성 물질들이 하부의 기능성 분자 활성층(140) 내에 침투하거나 상기 금속 전극층(124) 형성을 위한 증착 공정시 상기 기능성 분자 활성층(140)이 손상되는 것을 방지하기 위하여 상기 기능성 분자 활성층(140)의 위에서 상기 기능성 분자 활성층(140)의 상면에 접하도록 형성되는 것이다.
상기 전도성 고분자 전극층(122)은 예를 들면 PEDOT/PSS (poly(3,4-ethylenedioxythiophene) doped with poly(4-styrenesulonate)), 폴리아닐린(polyaniline), 술폰산으로 도핑된 폴리아닐린, 폴리피롤(polypyrrole), 폴리티오펜 (polythiophene), 폴리(3,4-에틸렌티오펜) (poly(3,4-ethylenethiophene)), 폴리포르피린 (polyporphyrins), 또는 폴리메탈로센으로 이루어질 수 있다.
상기 전도성 고분자 전극층(122)은 상기 분자 전자 소자(100) 내에서 상기 기능성 분자 활성층(140)의 파손으로 인한 단락이 야기되지 않을 정도의 적절한 두께로 형성할 필요가 있다. 상기 전도성 고분자 전극층(122)의 두께는 상기 기능성 분자 활성층(140) 및 절연막 패턴(20)과 이들 주변의 각 요소들의 치수 및 두께에 따라 결정될 수 있다. 최근의 수요에 부합할 수 있는 수 내지 수 십 나노미터 수준의 미세한 분자 전자 소자 형성을 위하여, 예를 들면 상기 전도성 고분자 전극층(122)은 약 10 ∼ 100 nm의 두께로 형성될 수 있다. 상기 전도성 고분자 전극층(122)을 구성하기 적합한 재료들에 대한 구체적인 예에 대하여는 후술한다.
도 2a는 본 발명의 제2 실시예에 따른 분자 전자 소자(200)의 예시적인 구조를 보여주는 레이아웃이다. 도 2a에는 제1 전극(210) 및 제2 전극(230)이 3×3 어레이로 배열된 분자 전자 소자의 예를 도시하였다. 도 2b는 도 2a의 IIb - IIb'선 단면도이다. 도 2a 및 도 2b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 2a 및 도 2b를 참조하면, 본 발명의 제2 실시예에 따른 분자 전자 소자(200)는 기판(10)상의 절연막(12) 위에 제1 전극(210) 및 제2 전극(230)이 각각 소정 위치에서 교차되도록 상호 직교하는 방향으로 연장되어 있다. 상기 제1 전극(210) 및 제2 전극(230)에 대한 상세한 사항은 도 1a 및 도 1b를 참조하여 상기 제1 전극(110)과 제2 전극(130)에 대하여 설명한 바와 유사하다. 즉, 상기 제1 전극(210)은 제1 배리어막(212) 및 제1 금속막(214)으로 이루어질 수 있다. 상기 제2 전극(130)은 전도성 고분자 전극층(222)과 금속 전극층(224)을 포함한다. 상기 금 속 전극층(224)은 제2 배리어막(226)과 제2 금속막(228)의 적층 구조로 이루어질 수 있다. 상기 제1 전극(210)을 구성하는 제1 배리어막(212) 및 제1 금속막(214)에 대한 구제적인 사항은 도 1b를 참조하여 제1 배리어막(112) 및 제1 금속막(114)에 대하여 설명한 바와 같다. 또한, 상기 제2 전극(230)을 구성하는 전도성 고분자 전극층(222)과, 제2 배리어막(226) 및 제2 금속막(228)으로 이루어지는 금속 전극층(224)에 대한 구제적인 사항은 도 1b를 참조하여 전도성 고분자 전극층(122)과, 제2 배리어막(126) 및 제2 금속막(128)으로 이루어지는 금속 전극층(124)에 대하여 설명한 바와 같다.
상기 제1 전극(210)의 상면 및 측벽은 기능성 분자 활성층(240)으로 덮여있다. 상기 기능성 분자 활성층(240)은 상기 제1 전극(210) 표면에 자기조립되어 있는 분자층으로 이루어질 수 있다. 상기 기능성 분자 활성층(240)에 대한 구체적인 사항은 도 1b를 참조하여 상기 기능성 분자 활성층(140)에 대하여 설명한 바와 같으며, 상기 기능성 분자 활성층(240)을 구성하기 적합한 재료들에 대한 구체적인 예에 대하여는 후술한다.
상기 제2 전극(230)의 전도성 고분자 전극층(222)은 상기 기능성 분자 활성층(240)과 상기 제2 전극(230)의 금속 전극층(224)과의 사이에 개재되어 상기 기능성 분자 활성층(240)의 손상 및 그로 인한 단락을 방지하는 역할을 한다.
도 3은 본 발명의 제3 실시예에 따른 분자 전자 소자(300)의 예시적인 구조를 보여주는 단면도이다. 도 3에서는 트렌치(T) 구조를 가지는 분자 전자 소자(300)의 경우를 예시하였으며, 도 3의 단면도에 대응되는 평면 구조는 도 1a 또 는 도 2a에 예시된 바와 같은 레이아웃을 가질 수 있다. 도 3에서는 도 2a의 레이아웃에서 IIb - IIb'선 단면에 대응되는 단면도를 예시하였다. 도 3에 있어서, 도 1a 및 도 1b, 그리고 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 또는 그에 대응하는 부재를 나타내며, 따라서 그에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 분자 전자 소자(300)는 기판(10)에 형성된 트렌치(T) 내에 제1 전극(110)이 형성되어 있다. 상기 기판(10)과 제1 전극(110)과의 사이에는 절연막(도시 생략)이 개재되어 있다.
상기 제1 전극(110)의 위에는 기능성 분자 활성층(140)이 형성되어 있다.
상기 기능성 분자 활성층(140) 위에는 제2 전극(130)이 형성되어 있다. 상기 제2 전극(130)은 상기 기능성 분자 활성층(140)을 보호하기 위한 전도성 고분자 전극층(122)과, 상기 전도성 고분자 전극층(122) 위에 형성되어 있는 금속 전극층(124)을 포함한다.
본 발명의 제1, 제2 및 제3 실시예에 따른 분자 전자 소자(100, 200, 300)를 구성하는 기능성 분자 활성층(140 또는 240)은, 예를 들면 전자주게-전자받게 티올기 또는 실란기로 이루어진 화합물과 같이 정류 특성 또는 히스테리시스 (hysteresis) 특성을 보이는 화합물로 이루어질 수 있다. 예를 들면, 상기 기능성 분자 활성층(140 또는 240)은 니트로페닐렌에티닐렌(nitrophenylene ethinylene) 티올기 또는 실란기로 이루어진 화합물들; 디니트로비피리딜 에티릴페닐 티올 화합물, S-[4-({4-[(4-아세틸설퍼닐-페닐)-메틸-아미노]-페닐}-메틸-아미노)-페닐 티올 화합물; 로즈벤갈 티올기 또는 실란기로 이루어진 화합물들; 디니트로티오펜 그룹 과 티올 또는 실란 유도체가 도입된 아미노벤젠 그룹을 가지는 아조 화합물들; 및 터피리딜기와 금속 원소 (예를 들면, 코발트, 니켈, 철, 루쎄니움)가 결합된 유기금속-티올 또는 실란 유도체 화합물들로 이루어지는 군에서 선택될 수 있다.
화학식 1 및 화학식 2는 니트로페닐렌에티닐렌 티올기 또는 실란기 화합물들의 예시적인 구조들이다.
Figure 112007024110616-pat00001
화학식 1에서, R1은 SH, SiCl3 또는 Si(OCH3)3 이다.
Figure 112007024110616-pat00002
화학식 2에서, R2는 SH, SiCl3 또는 Si(OCH3)3 이다.
화학식 3 및 화학식 4는 디니트로비피리딜 에티릴페닐 티올 화합물과 S-[4-({4-[(4-아세틸설퍼닐-페닐)-메틸-아미노]-페닐}-메틸-아미노)-페닐 티올 화합물들이다.
Figure 112007024110616-pat00003
화학식 3에서, R3는 SH, SiCl3 또는 Si(OCH3)3 이고, n은 2 ∼ 20의 정수이다.
Figure 112007024110616-pat00004
화학식 4에서, R4는 SH, SiCl3 또는 Si(OCH3)3 이고, n은 2 ∼ 20의 정수이다.
Figure 112007024110616-pat00005
화학식 5에서, R5는 SH, SiCl3 또는 Si(OCH3)3 이고, n은 2 ∼ 20의 정수이 다.
화학식 6, 화학식 7 및 화학식 8은 디니트로티오펜 그룹과 티올 또는 실란 유도체가 도입된 아미노벤젠 그룹을 가지는 아조 화합물들이다.
Figure 112007024110616-pat00006
화학식 6에서, n은 1 ∼ 20의 정수이다.
Figure 112007024110616-pat00007
화학식 7에서, R6은 수소 원자, C1 ∼ C20의 알킬, 페닐, 또는 (CH2)nSR7 이고, R7은 수소 원자, 아세틸, 또는 메틸기이고, n은 1 ∼ 20의 정수이다.
Figure 112007024110616-pat00008
화학식 8에서, n은 1 ∼ 20의 정수이다.
화학식 9는 터피리딜기와 금속 원소가 결합된 유기금속-티올 또는 실란 유도체 화합물이다.
Figure 112007024110616-pat00009
화학식 9에서, Me는 코발트, 니켈, 철 또는 루쎄니움이다.
화학식 1 내지 화학식 9에 예시된 화합물들에서, 티올 유도체 또는 실란 유도체가 상기 제1 전극(110 또는 210)상에 자기조립될 수 있는 특정 기능 그룹 (alligator clip) 역할을 한다. 즉, 본 발명에 따른 분자 전자 소자에서, 기능성 분자 활성층(140)은 티올 유도체 또는 실란 유도체를 정착기로 하여 상기 제1 전극(110 또는 210)상에 자기조립 방식에 의해 선택적으로 결합되어 상기 제1 전극 위에 분자층을 형성하게 된다. 상기 기능성 분자 활성층(140)을 구성하는 분자층은 상기 분자층을 구성하는 화합물 내에서의 알킬 체인 길이, 즉 -(CH2)m- 또는 -(CH2)n- 의 m 또는 n 의 값을 적정한 수준으로 결정함으로써 그 두께를 조절하는 것이 가능하다.
도 1a 내지 도 3에 예시된 본 발명에 따른 분자 전자 소자(100, 200, 300)는 상기 제1 전극(110 또는 210)과 제2 전극((130 또는 230)과의 사이에 인가되는 전압에 따라 온 (ON) 상태 및 오프 (OFF) 상태 사이에서 상호 스위칭 가능한 스위치 소자를 구성할 수 있다. 또는, 본 발명에 따른 분자 전자 소자(100, 200, 300)는 상기 제1 전극(110 또는 210)과 제2 전극((130 또는 230)과의 사이에 인가되는 전압에 따라 소정의 전기 신호를 저장하는 메모리 소자를 구성할 수도 있다. 즉, 본 발명에 따른 분자 전자 소자는 메모리 특성 및 스위칭 특성을 제공할 수 있다.
본 발명의 제1, 제2 및 제3 실시예에 따른 분자 전자 소자(100, 200, 300)에서, 제2 전극(130 또는 230)을 구성하는 전도성 고분자 전극층(122, 222)은 전도성을 가지는 다양한 고분자 물질들로부터 선택 가능하다.
화학식 10은 상기 전도성 고분자 전극층(122, 222)을 구성할 수 있는 전도성 고분자 물질중 하나인 PEDOT/PSS의 구조를 나타낸다.
Figure 112007024110616-pat00010
상기 전도성 고분자 전극층(122, 222)이 PEDOT/PSS로 이루어지는 경우, 상기 전도성 고분자 전극층(122, 222)의 전기전도도는 PEDOT 및 PSS의 상대적인 질량비에 따라 결정된다. 이때 PSS의 양이 많아질수록 상기 전도성 고분자 전극층(122, 222)의 전기전도도는 감소한다. PEDOT/PSS로부터 얻어질 수 있는 전기전도도는 최대 400 ∼ 500 S/cm이며, 따라서 PEDOT/PSS로 이루어지는 상기 전도성 고분자 전극층(122, 222)은 매우 우수한 전기전도도를 제공할 수 있다.
PEDOT/PSS를 이용하여 제2 전극(130 또는 230)의 전도성 고분자 전극층(122 또는 222)을 형성하기 위하여, 예를 들면 다음의 공정을 이용할 수 있다. 먼저, 물, DMF (dimethylformamide), 알코올 계열 등과 같은 통상의 극성 유기 용매에 PEDOT/PSS를 녹인 후, 얻어진 용액을 기능성 분자 활성층(140 또는 240) 위에 직접 스핀 코팅하는 방법을 이용할 수 있다. 이 때, 상기 전도성 고분자 전극층(122 또는 222) 형성용 물질을 잘 녹일 수 있고 동시에 쉽게 제거할 수 있는 극성 유기 용매를 선택할 필요가 있다. 스핀 코팅 후 사용한 용매를 건조시키기 위하여 예를 들 면 약 10-1 ∼ 10-3 Torr의 압력 및 약 110 ℃의 온도로 유지되는 진공 오븐에서 약 5 ∼ 20 분 동안 건조시킬 수 있다.
상기 기능성 분자 활성층(140 또는 240) 위에 상기 전도성 고분자 전극층(122 또는 222)을 포함하는 제2 전극(130 또는 230)을 형성함으로써 상기 기능성 분자 활성층(140)과 제2 전극(130 또는 230)의 금속 전극층(124 또는 224)과의 사이에 상기 전도성 고분자 전극층(122 또는 222)이 개재되는 구조가 얻어진다. 따라서, 수 나노미터 수준의 초박형 분자 전자 소자를 형성하는 경우에도 상기 금속 전극층(124 또는 224) 형성을 위한 증착 공정시 야기될 수 있는 상기 기능성 분자 활성층(140 또는 240)의 손상 또는 열화를 방지할 수 있다. 따라서, 초박형 분자 전자 소자에서 기능성 분자 활성층의 손상 또는 열화로 인한 전기 단락 현상이 방지되어 초미세 분자 전자 소자의 실용화가 가능하다.
다음에, 본 발명에 따른 분자 전자 소자의 구체적인 제조예에 대하여 설명한다.
예 1
분자 전자 소자의 제조
실리콘 기판상에 절연막을 형성한 후, 그 위에 약 5 nm의 Ti막과 약 30 nm의 Au막이 차례로 적층된 도전층을 형성한 후, 이를 패터닝하여 도 1a에 예시된 제1 전극(110)과 같은 라인 패턴의 제1 전극을 형성하였다. 상기 제1 전극의 선폭은 50 nm이었다. 상기 제1 전극을 형성하기 위하여 먼저 상기 절연막 위에 포토레지스트 물질을 스핀 코팅한 후, 스탬프를 이용하여 임프린팅하여 원하는 마스크 패턴을 형성하였다. 그 후, 전자선 증착에 의해 Ti 및 Au를 차례로 증착한 후 상기 마스크 패턴을 제거하였다 (도 2 참조). 본 예에서는 상기 제1 전극을 형성하기 위하여 나노임프린트 기술을 이용하였으나, 통상의 포토리소그래피 공정을 이용하여 상기 제1 전극을 형성할 수도 있다. 뿐만 아니라 실리콘 기판을 식각하여 도 3에 예시된 바와 같은 트렌치(T)를 형성한 후, 상기 트렌치(T) 내에 제1 전극을 형성할 수도 있다.
상기 제1 전극이 형성된 결과물상에 상기 제1 전극을 약 120 nm의 폭으로 노출시키는 비아홀이 형성된 실리콘 질화막 패턴을 약 60 nm의 두께로 형성하였다.
그 후, 상기 실리콘 질화막 패턴에 형성된 비아홀을 통해 노출되어 있는 상기 제1 전극의 표면에 기능성 분자 활성층을 형성하기 위하여 먼저 유기 용매를 준비하였다. 본 발명에 따른 분자 전자 소자의 기능성 분자 활성층을 구성하는 화합물들은 클로로포름, 디클로로메탄, THF (tetrahydrofuran), DMF (dimethylformamide) 용매 등에 녹는다. 예를 들면, 상기 각 화합물들은 DMF 용액에 각 화합물의 종류에 따라 약 1 ∼ 10 mmol 농도로 준비할 수 있다. 본 예에서는 화학식 6의 아조 화합물 (n = 12)이 1 mmol 농도로 용해된 10 mL DMF 용액을 준비하였다. 이 때, 무산소 및 무수 분위기가 유지되는 글러브 박스 (glove box)에서 무산소, 무수 DMF 용매를 사용하였다. 이와 같이 준비된 DMF 용액 내에 상기 제1 전극 및 실리콘 질화막 패턴이 형성된 결과물을 약 24시간 동안 딥핑(dipping)하여, 상기 비아홀을 통해 노출되어 있는 상기 제1 전극의 표면에 자기조립 방식에 의해 단일 분자층으로 이루어지는 기능성 분자 활성층을 형성하였다. 그 후, 제1 전극 표면에 분자층이 형성된 결과물을 DMF, THF, 에탄올, 증류수 순으로 세척하였다. 세척된 결과물을 저온 진공 오븐 (40 ℃, 10-3 Torr)에 넣어 2시간 이상 건조시켰다.
그 후, 상기 기능성 분자 활성층을 완전히 덮도록 상기 기능성 분자 활성층 및 그 주위의 실리콘 질화막 패턴 위에 화학식 10의 PEDOT/PSS가 DMF 용매에 소정 농도로 용해된 용액을 스핀코팅에 의해 증착하여 전도성 고분자 전극층을 형성하였다. 본 예에서는 용매로서 DMF를 사용하였으나, 본 발명은 이에 한정되는 것은 아니며, 용매로서 증류수 또는 이소프로판올을 사용할 수도 있다. 여기서, 상기 스핀 코팅에 의해 얻어지는 전도성 고분자 전극층의 두께는 주로 스핀 속도, 스핀 시간, 및 PEDOT/PSS 농도에 의해 영향을 받는다.
대표적인 스핀 코팅 조건을 적용하여 얻어진 전도성 고분자 전극층의 두께를 표 1에 나타내었다. 표 1에 나타낸 각 샘플에서, 각 용액 내에서의 PEDOT/PSS 농도는 1.5 중량%로 일정하게 하였다.
Figure 112007024110616-pat00011
표 1에서, 샘플 5의 스핀 코팅 조건하에서는 동일한 조건하에서 약 25 ∼ 35 nm의 범위 내에서 다양한 두께를 가지는 전도성 고분자 전극층이 얻어졌으나, 본 예에서는 30 nm의 두께를 가지는 샘플에 대하여 평가하였다. 마찬가지로, 샘플 6 및 샘플 7의 스핀 코팅 조건하에서는 동일한 조건하에서 약 10 ∼ 20 nm의 범위 내에서 다양한 두께를 가지는 전도성 고분자 전극층이 얻어졌으나, 본 예에서는 샘플 6 및 샘플 7로서 각각 15 nm 및 20 nm의 두께를 가지는 샘플에 대하여 평가하였다.
표 1의 각 샘플을 약 110 ℃로 유지되는 핫플레이트 (hot plate)에서 약 5 ∼ 20 분 동안 건조시켰다. 일반적으로 PEDOT/PSS가 공기중의 수분을 잘 흡수하므로 약 10-1 ∼ 10-3 Torr 가 유지되는 진공 오븐내에서 건조시켰다.
상기 샘플 1 내지 7에 대하여 각각 전도성 고분자 전극층 위에 제2 전극을 형성하였다. 먼지 등과 같은 불순물 유입을 막기 위하여 청정도 1000이 유지되는 곳에서 수행하였다. 상기 제2 전극은 5 nm의 Ti막 및 65 nm의 Au막의 적층 구조로 형성한 것을 제외하고 상기 제1 전극 형성시와 동일한 방법으로 형성하였다.
예 2
전도성 고분자 전극층의 두께에 따른 분자 전자 소자의 전기적 신뢰성 평가
본 예에서는 다양한 두께의 전도성 고분자 전극층을 가지는 분자 전자 소자들에 대하여 상기 전도성 고분자 전극층의 두께에 따른 단락 발생 여부를 평가하였다. 예 1에서 제조한 각 샘플들에 대한 평가 결과를 표 2에 나타내었다.
Figure 112007024110616-pat00012
표 2에서, 수율은 평가된 소자들중 단락이 발생되지 않은 소자의 비율을 나타낸다. 표 2의 결과에서, 전도성 고분자 전극층의 두께가 증가할수록 전기 단락 현상은 줄어드는 경향을 보여 주었다.
반면, 전도성 고분자 전극층의 두께가 두꺼워질수록 분자 활성층의 히스테르시스가 감소하는 경향을 나타내는 것을 확인하였다. 즉, 전기 단락 현상에 따른 수율 및 히스테리시스 특성을 함께 고려할 때, 본 발명에 따른 분자 전자 소자에서는 전도성 고분자 전극층의 두께가 약 30 nm일 때가 원하는 분자 전자 소자의 특성을 얻는 데 가장 최적 조건임을 확인하였다.
상기한 평가 결과들은 예시적으로 선택된 특정한 치수의 소자를 특정한 물질을 사용하여 형성한 결과물에 대하여 얻어진 실험 결과를 보여주는 것으로, 본 예에서의 평가 결과가 본 발명에 따른 분자 전자 소자의 모든 경우에 적용되는 것은 아니며, 본 발명에 따른 분자 전자 소자를 구성하는 각각의 요소들의 구성 물질, 치수 및 기타 공정 변수들에 따라 최적 조건은 달라질 수 있다. 또한, 본 발명에 따른 사상 및 범위 내에서 분자 전자 소자를 구성하는 각 요소들은 다양한 치수로 형성될 수 있으며, 그 구성 물질을 다양하게 변화시킬 수 있음은 물론이다.
예 3
분자 전자 소자의 스위칭 특성 및 메모리 특성 측정
예 1에서 제조한 샘플 5로부터 얻어진 분자 전자 소자의 스위칭 특성 및 메모리 특성을 측정하기 위하여 다음과 같은 실험을 행하였다.
먼저, 샘플 5로부터 얻어진 분자 전자 소자에서의 분자의 산화 등과 같은 열화를 방지하기 위하여 상온을 유지하는 진공 챔버 내에서 평가에 필요한 측정을 행하였다. 전류-전압 특성 측정은 반도체 파라미터 특성 분석 장치 (Semiconductor parameter analyzer-HP 4156C, 1fA/2V에서 1A/200V까지 측정 가능)를 사용하였다. 본 발명에 따른 분자 전자 소자의 스위칭 특성 및 메모리 특성 측정은 두 방향에 대한 측정 결과로 분석하였다. 즉, + 전압에서 - 전압, 그리고 - 전압에서 + 전압 각각에 대하여 측정한 결과로부터 스위칭 특성 및 메모리 특성을 확인할 수 있었다. 또한, 전압 루프에서는 0 → + 전압 → - 전압 → + 전압으로 측정을 하여 스위칭 특성을 확인하였다.
도 4는 예 1에서 제조한 샘플 5로부터 얻어진 분자 전자 소자에 대한 스위칭 특성을 보여주는 히스테리시스 그래프이다.
도 4의 결과로부터, PEDOT/PSS를 사용하여 전도성 고분자 전극층을 형성함으로써 기능성 분자 활성층의 손상 및 그에 따른 단락이 방지되어 원하는 스위칭 특성이 나타나는 것을 알 수 있다. 또한, PEDOT/PSS가 전극 재료로 사용 가능하다는 것을 확인할 수 있다.
메모리 특성 구현을 위한 펄스 측정은 상기 측정 장치와 상호 연결이 가능한 펄스 발생 장치 (Pulse generator unit, HP 41501 expander) 및 측정/펄스 선택 단자 장치 (SMU-PGU selector, HP 16440A)를 이용하여 행하였다.
도 5는 예 1에서 제조한 샘플 5로부터 얻어진 분자 전자 소자에 대한 메모리 특성을 보여주는 측정 결과이다.
도 5의 측정을 위하여, 분자 전자 소자의 스위칭 특성을 고려하여 수 Hz에서 수 MHz까지의 측정 범위를 고려하여 장치 설정을 하였다. 또한, 전압 펄스의 상승/하강 시간은 100 ns 이하의 시간 범위에서 측정을 이루도록 하였다.
이상과 같이 본 발명에 따른 분자 전자 소자 및 그 제조예에 대하여 상세히 설명하였다. 그러나, 이는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 이로부터 다양한 변형이 가능하다는 것은 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 분자 전자 소자는 제1 전극과 제2 전극과의 사이에 형성된 기능성 분자 활성층을 포함하며, 상기 제2 전극에는 상기 기능성 분자 활성층과 접하는 전도성 고분자 전극층을 포함한다. 따라서, 제2 전극을 구성하는 금속 전극층과 상기 기능성 분자 활성층과의 사이에 상기 전도성 고분자 전극층이 개재되는 구조가 얻어진다.
본 발명에 따른 분자 전자 소자에서는 제2 전극의 금속 전극층 형성 공정시 기능성 분자 활성층이 손상되는 것을 상기 전도성 고분자 전극층에 의해 억제할 수 있으며 그에 따라 분자 전자 소자에서 전극간 단락 현상을 효과적으로 방지할 수 있다. 따라서, 본 발명에 따른 분자 전자 소자로부터 신뢰성 있는 스위치 소자 또는 메모리 소자를 구현할 수 있으며, 이들 스위치 소자 및 메모리 소자의 실용화 가능성을 높일 수 있다.
또한, 본 발명에 따른 분자 전자 소자에서는 제1 전극 위에 자기조립 방법에 의해 형성되는 기능성 분자 활성층을 단일 분자층으로 형성함으로써 그 두께를 수 나노미터 수준으로 초박막화할 수 있으며, 상기 기능성 분자 활성층 위에 형성되는 제2 전극의 전도성 고분자 전극층 두께를 최적화함으로써 제1 전극과 제2 전극과의 사이에 인가되는 전압에 대한 차징 효과의 조절이 가능하다.
상기한 바와 같이, 본 발명에 따르면 금속 전극 위에 자기조립된 분자층으로 이루어지는 초박막의 기능성 분자 활성층 위에 유기 전극 역할을 할 수 있는 전도 성 고분자 전극층을 형성함으로써 기능성 분자 활성층의 손상으로 인한 단락 현상을 방지함으로써 수 나노미터 수준의 미세 구조를 가지는 초박막의 나노 분자 전자 소자의 구현이 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (10)

  1. 제1 전극과,
    상기 제1 전극 위에 자기조립되어 있고 고리화합물을 포함하는 전기활성 작용기를 가지는 기능성 분자 활성층과,
    상기 기능성 분자 활성층 위에 형성된 제2 전극을 포함하고,
    상기 제2 전극은 상기 기능성 분자 활성층과 접해 있는 전도성 고분자 전극층과, 상기 전도성 고분자 전극층 위에 형성된 금속 전극층을 포함하는 것을 특징으로 하는 분자 전자 소자.
  2. 제1항에 있어서,
    상기 기능성 분자 활성층은 티올 유도체 또는 실란 유도체를 포함하는 화합물이 상기 티올 유도체 또는 실란 유도체를 정착기로 하여 상기 제1 전극에 자기조립 방식에 의해 선택적으로 결합되어 형성된 분자층으로 이루어지는 것을 특징으로 하는 분자 전자 소자.
  3. 제1항에 있어서,
    상기 기능성 분자 활성층은 단일의 분자층으로 이루어진 것을 특징으로 하는 분자 전자 소자.
  4. 제1항에 있어서,
    상기 기능성 분자 활성층은 니트로페닐렌에티닐렌 (nitrophenylene ethinylene) 티올기로 이루어진 화합물, 니트로페닐렌에티닐렌 실란기로 이루어진 화합물, 디니트로비피리딜 에티릴페닐 티올 화합물, S-[4-({4-[(4-아세틸설퍼닐-페닐)-메틸-아미노]-페닐}-메틸-아미노)-페닐 티올 화합물, 로즈벤갈 티올기로 이루어진 화합물, 로즈벤갈 실란기로 이루어진 화합물, 디니트로티오펜 그룹과 티올 유도체가 도입된 아미노벤젠 그룹을 가지는 아조 화합물, 디니트로티오펜 그룹과 실란 유도체가 도입된 아미노벤젠 그룹을 가지는 아조 화합물, 터피리딜기와 금속 원소가 결합된 유기금속-티올 유도체 화합물, 및 터피리딜기와 금속 원소가 결합된 유기금속-실란 유도체 화합물로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 분자 전자 소자.
  5. 제4항에 있어서,
    상기 금속 원소는 코발트, 니켈, 철 및 루쎄니움으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 분자 전자 소자.
  6. 제1항에 있어서,
    상기 전도성 고분자 전극층은 PEDOT/PSS (poly(3,4-ethylenedioxythiophene) doped with poly(4-styrenesulonate)), 폴리아닐린(polyaniline), 술폰산으로 도핑된 폴리아닐린, 폴리피롤(polypyrrole), 폴리티오펜 (polythiophene), 폴리(3,4-에 틸렌티오펜) (poly(3,4-ethylenethiophene)), 폴리포르피린 (polyporphyrins), 또는 폴리메탈로센으로 이루어지는 것을 특징으로 하는 분자 전자 소자.
  7. 제1항에 있어서,
    상기 제1 전극은 1종의 금속으로 이루어지는 단일층, 또는 적어도 2종의 서로 다른 금속이 차례로 적층된 다중층으로 이루어지는 것을 특징으로 하는 분자 전자 소자.
  8. 제1항에 있어서,
    상기 제2 전극의 금속 전극층은 1종의 금속으로 이루어지는 단일층, 또는 적어도 2종의 서로 다른 금속이 차례로 적층된 다중층으로 이루어지는 것을 특징으로 하는 분자 전자 소자.
  9. 제1항에 있어서,
    상기 제2 전극의 금속 전극층은 배리어막과 금속막의 적층 구조로 이루어지고,
    상기 배리어막은 상기 전도성 고분자 전극층과 접해 있는 것을 특징으로 하는 분자 전자 소자.
  10. 제9항에 있어서,
    상기 배리어막은 Ti로 이루어지고, 상기 금속막은 Au로 이루어지는 것을 특징으로 하는 분자 전자 소자.
KR1020070030010A 2006-11-16 2007-03-27 전도성 고분자 전극층을 포함하는 전극을 구비한 분자 전자소자 KR100833516B1 (ko)

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