KR100450757B1 - 분자전자소자 제조방법 - Google Patents

Abstract

본 발명에 따른 분자전자소자 제조방법에서는, 제1 전극과 제2 전극을 미리 형성하고, 그 이후에 유기 반도체 단분자막을 제1 전극과 제2 전극 사이에 형성한다. 이를 위한 구체적인 방법으로, 제1 전극과 제2 전극 사이에 절연층을 형성한 다음, 절연층의 측면을 식각하여 제1 전극과 제2 전극 사이에 갭을 형성하고 단분자막을 자기조립한다. 본 발명에 따르면, 전극을 모두 형성하고 나서 단분자막을 형성하므로, 단분자막의 결함이 전극 형성에 영향을 미치지 않을 뿐더러, 전극 형성도 단분자막에 손상을 주지 않게 된다. 따라서, 단분자막의 결함이나 전극 형성시 수반되는 열에 의한 문제로 분자전자소자 제조가 실패되는 것을 막을 수 있다.

Description

분자전자소자 제조방법{Method for fabricating molecular electronic devices}

본 발명은 나노급(nanoscale) 분자전자소자를 제조하는 방법에 관한 것으로, 분자전자소자의 전극과 유기 반도체 단분자막을 용이하고 재현성있게 형성하는 방법에 관한 것이다.

정보화 시대의 도래에 따라 대용량의 정보를 저장하고 또한 빠른 시간에 전달해야 하는 필요성이 요구되고 있는데, 기존의 반도체 성능으로는 이러한 요구조건을 만족시킬 수 없을 것으로 예상하고 있다. 종래에는 실리콘을 기반으로 한 반도체 소자의 집적 밀도를 높이기 위하여, 리소그래피 기술의 개발을 통한 크기 축소 방법에 주력하였다. 그러나, 이러한 방법은 절연층의 두께 감소로 이어지고 결국 절연층 두께가 양자적 절연 한계에 근접하면서 이론적 한계에 도달하였다. 따라서 지금보다 대용량, 초고속의 성능을 가진 반도체를 개발하기 위해서는 나노급 수준의 반도체 소자, 그 중에서도 분자전자소자를 개발하는 것은 필수적이라고 하겠다.

분자전자소자는 양자역학적 효과를 갖는 나노급 소자를 자기조립(self-assemble)하여 회로를 구성한다는 개념으로서, 반도체 성질을 가지는 유기 단분자막을 자기조립하여 제조된다. 대표적인 자기조립법으로는 황(S)을 포함한 기를 가지는 분자전자소재를 녹여 만든 용액에 금을 넣어 금 표면에 황이 화학적 결합을 하면서 단분자막이 형성되는 기술을 이용한다.

그러나, 이와 같은 분자전자소자 제조시, 종래의 기술로는 많은 어려움이 있다. 그 중에서도 가장 어려운 것의 하나가 전극간의 갭(gap)을 단분자막의 두께 수준으로 제어하는 것이다.

미국특허 제6,314,019호에는 패터닝된 제1 전극 위에 단분자막을 자기조립법으로 형성하고, 그 위에 열증착법으로 제2 전극을 형성하여 십자 형태의 분자전자소자를 제조하는 기술이 개시되어 있다. 그런데, 제2 전극이 단분자막을 형성한 다음에 형성되므로, 이미 형성된 단분자막에 핀홀이나 결함이 있을 경우에는 제2 전극이 제대로 형성되지 않는다. 이 때문에, 제1 전극과 제2 전극 사이에 전기적 도통이 되어 버리는 문제가 발생하기도 한다. 그리고, 제2 전극을 열증착법으로 형성함에 따라 수반되는 열에 의해 이미 형성되어 있는 단분자막이 손상되기도 한다. 따라서, 단분자막의 손상을 방지하기 위해서는 제2 전극 형성시 온도를 낮추어야 하는 문제점도 발생하게 된다.

종래의 다른 방법에서는, 실리콘 기판의 배면을 식각하여 얇게 만든 후, 약 30nm 직경의 나노포어(nanopore)를 뚫고 그 상부에 금을 증착하여 제1 전극을 만든 다음, 분자전자소재를 도포하여 자기조립시키고, 그 하부에 금을 증착하여 제2 전극을 형성한다. 그러나, 이 방법 역시 단분자막을 형성한 다음에 제2 전극을 형성하게 되므로 앞에서 언급한 방법과 크게 다르지 않다.

종래의 또 다른 방법에서는, 금 전선을 절단하여 두 개의 전선을 준비한 다음, 절단면에 단분자막을 자기조립법으로 형성한 후, 양측의 단분자막이 서로 붙을 때까지 두 전선의 거리를 좁혀 소자를 제조한다. 그러나, 이 방법은 소자 제조 공정상 집적의 어려움이 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는, 단분자막의 결함이 전극 형성에 영향을 미치지 않고 전극 형성이 단분자막에 손상을 주지 않는 공정을 개발하여 제조 성공률을 향상시킬 수 있는 분자전자소자 제조방법을 제공하는 것이다.

본 발명이 이루고자 하는 기술적 과제는 또한, 집적이 용이한 분자전자소자 제조방법을 제공하는 것이다.

도 1a 내지 도 1h는 본 발명의 일 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 도면들이다.

도 2a 내지 도 2d는 본 발명의 다른 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.

<도면의 주요부분에 대한 부호설명>

100 : 기판, 105 : 홈, 110, 111 : 제1 전극,

115 : 절연층, 120 : 제2 전극, 125 : 보호층,

130 : 갭, 140 : 유기 반도체 단분자막.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 분자전자소자 제조방법에서는, 제1 전극과 제2 전극을 미리 형성하고, 그 이후에 유기 반도체 단분자막을 제1 전극과 제2 전극 사이에 형성한다. 이를 위한 구체적인 방법으로, 제1 전극과 제2 전극 사이에 절연층을 형성한 다음, 절연층의 측면을 식각하여 제1 전극과 제2 전극 사이에 갭을 형성하고 단분자막을 자기조립한다.

본 발명에 따르면, 전극을 모두 형성하고 나서 단분자막을 형성하므로, 단분자막의 결함이 전극 형성에 영향을 미치지 않을 뿐더러 전극 형성이 단분자막에 손상을 주지 않게 된다. 따라서, 단분자막의 결함이나 전극 형성시 수반되는 열에 의한 문제로 분자전자소자 제조가 실패되는 것을 막을 수 있다.

그리고, 제1 전극과 제2 전극 사이에 형성되는 갭의 폭은 제1 전극과 제2 전극 사이에 형성하는 절연층의 두께를 조절하여 제어가능하게(controllably) 조절할 수 있게 된다. 즉, 이용하려는 단분자 종류에 따라 절연층의 두께를 다르게 형성함으로써 원하는 크기의 갭을 형성할 수 있다.

또한 전극들을 패터닝하여 제조할 수 있으므로, 종래기술로는 실현하기 어려웠던 소자의 집적도 가능하게 된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.

(제1 실시예)

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 도면들이다. 각 도면에서 좌측은 단면도이고 우측은 상면도이다.

도 1a를 참조하면, 제1 전극을 형성할 면적과 깊이로 기판(100)을 식각하여 홈(105)을 형성한다. 기판(100)으로는 GaAs 기판 또는 Si 기판을 이용할 수 있으나, 필요에 따라 사파이어 기판, SiC 기판 또는 GaN 기판을 사용할 수도 있다.

다음에, 도 1b에 도시한 것처럼, 홈(105)에 금속을 채워 제1 전극(110)을 형성한다. 제1 전극(110)으로 Au, Ti/Au 또는 Al를 증착하여 형성할 수 있다.

후속 공정에서는 제1 전극(110) 상부에 절연층이 형성된다. 이 절연층의 두께는 단분자막의 두께에 해당하는 약 5Å ∼ 500Å 정도이다. 만약 기판을 식각하지 않고 제1 전극을 형성한 다음에 절연층을 형성한다면, 기판으로부터 절연층 최상면까지의 높이가 약 500Å ∼ 1000Å 정도 될 것이다. 이 정도의 단차가 존재한다면, 제1 전극 모서리에서 그 상부에 형성되는 절연층이 연속적으로 형성되기 어려울 수 있다. 따라서, 본 실시예에서는 기판(100)에 형성한 홈(105)에 제1전극(110)을 매립하여 기판(100) 표면에 단차가 없게 함으로써, 절연층이 잘 형성되도록 하는 것이다. 만약 CVD 공정과 같이 단차도포성이 좋은 공정을 활용하여 절연층을 형성한다면 홈(105)을 형성하는 공정은 생략할 수 있다.

다음에 도 1c에 도시한 것처럼, 기판(100)과 제1 전극(110) 상에 절연층(115)을 형성한다. 절연층(115)은 제1 전극(110)과 후속적으로 형성될 제2 전극간의 거리를 결정하고 두 전극간의 절연을 확보한다. 절연층(115)의 두께는 차후 형성될 단분자막의 두께에 해당하도록 결정한다. 사용될 단분자막의 종류에 따라 다르겠지만 대개 약 5Å ∼ 500Å 까지의 두께에서 결정된다. 그리고, 절연층(115)은 추후에 식각이 용이한 막질로 형성하는 것이 바람직하다. 예를 들면, 금속산화막으로 형성한다. 절연층(115)의 형성방법으로는 공지의 방법 중 적절한 것을 선택할 수 있으며 예컨대, MOCVD, PECVD, 스퍼터링, ALD, ALE, MBE나 레이저 용발법 등의 방법으로 형성할 수 있다.

도 1d를 참조하면, 절연층(115) 상에 Au, Ti/Au 또는 Al를 증착한 다음 패터닝하여 제2 전극(120)을 형성한다. 절연층(115)에 의해 제공되는 제2 전극(120)과 제1 전극(110)간의 절연 효과가 충분하지 않을 경우, 상면도로 나타낸 바와 같이, 기판(100)에 수직인 방향에서 볼 때 제1 전극(110)과의 겹침(overlap)이 최소화되도록, 제2 전극(120)은 제1 전극(110)에 비껴나가게 패터닝될 수 있다.

도 1e를 참조하면, 절연층(115)과 제2 전극(120) 상에 보호층(125)을 형성한다. 보호층(125)은 후속적으로 절연층(115)이 측면에서 식각될 경우 제2 전극(120)의 지지대 역할을 하고, 완성된 분자전자소자 특성 측정시 발생가능한 오차를 줄이기 위한 것이다. 보호층(125)은 절연층(115)의 측면 식각시 상대적으로 식각되는 정도를 줄일 수 있는 막질로 형성하는 것이 바람직하다. 예를 들면, AlN, TaN 등의 금속질화막으로 형성하는 것이 좋다. 절연층(115)이 측면에서 식각될 때 제2 전극(120)이 탈락될 위험이 없다든지 하는 경우에는, 보호층(125)을 형성하는 공정을 필요에 따라 생략할 수 있다.

도 1f를 참조하면, 보호층(125) 및 절연층(115) 측면을 식각하여 단분자막이 형성될 모서리를 노출시킨다. 참조번호 115a와 125a는 각각 패터닝되어 길이가 짧아진 절연층(115)과 보호층(125)을 가리킨다. 도면에는, 측면에 드러난 단면이 반듯한 것처럼 도시하였으나, 대개 절연층(115a)의 식각된 단면은 제1 전극(110)과 제2 전극(120)보다 더 안쪽에 형성되는 것이 일반적이다. 식각으로 노출된 면에 제1 전극(110)과 제2 전극(120)이 노출되므로 단분자막을 자기조립법에 의해 제조할 수 있다.

다음에 도 1g에 도시한 것처럼, 자기조립 면적을 더 넓히기 위해 식각용액을 가하여 절연층(115a)의 측면을 습식식각할 수 있다. 이에 따라, 제1 전극(110)과 제2 전극(120) 사이에 갭(130)이 형성된다. 보호층(125a)은 제1 절연층(115a)에 비하여 상대적으로 식각이 덜 되는 막질로 형성하므로 식각이 전혀 안 될 수도 있으나, 도면에는 약간 식각되는 것으로 도시하였다. 참조번호 115b와 125b는 각각 습식식각으로 길이가 더욱 짧아진 절연층(115a)과 보호층(125a)을 가리킨다. 이 때 절연층(115a)이 식각되는 정도를 시간으로 조절하면, 즉 식각용액을 가하는 시간을 조절하면 갭(130)의 깊이가 변화한다. 따라서, 그 안에 자기조립되는 단분자의 개수를 조절할 수 있다.

결국 절연층(115)이 식각되어 갭(130)이 형성되므로, 절연층(115)의 형성 두께에 따라 갭(130)의 폭이 결정된다. 분자전자소자는 사용되는 분자의 길이에 따라 전극간 갭의 적절한 폭이 요구되지만, 수 nm 정도의 길이를 갖는 것이 일반적이다. 그러나 수 nm의 소자를 제조하는 것을 리소그래피에 의해 한계에 직면하게 된다. 본 발명의 특징은 수 nm 소자의 제조하는 데 기술적인 한계를 극복하기 위하여 리소그래피를 통하여 나노급 소자를 제조하는 것이 아니라 절연층(115) 증착과 식각을 통하여 나노급 소자를 제조하는 데 있다. 따라서, 전극간 갭을 용이하고 재현성있게 형성할 수 있다.

도 1h는 최종 완성도면으로서, 이렇게 준비된 소자의 갭(130)에 유기 반도체 단분자막(140)이 형성된 것을 도시한다. 즉, 전극(110, 120)으로서 Au을 포함하는 것을 형성하였으면, 양쪽 끝이 황을 포함한 기를 가지는 분자전자소재를 용매에 녹이고, 이 용액에 도 1g의 결과물을 담그어 전극(110, 120) 표면에 황이 화학적 결합을 하면서 단분자막이 형성되는 기술을 이용한다.

분자전자소재로는 잘 알려진 바와 같이 로탁산(rotaxane) 또는 카테난(catenane) 등을 사용할 수 있다. 그러나 이에 한정되지는 않으며 다양한 소재들을 사용할 수 있다. 로탁산 분자는 선형인 축과 그 축에 고리형의 분자가 끼여 있는 구조를 가지고 있는데, 이러한 분자구조에 고리형 분자와 상호작용을 할 수 있는 도너(donor) 그룹이 있는 로탁산을 합성하고 전기화학적으로 산화환원시킴으로써 선형 축상에서 고리형 분자가 도너 그룹과 상호작용하여 축상을 이동할 수 있다. 화학적인 입력을 가함으로서 고리형 분자와 형광 특성이 있는 선형 축의 분자가 서로 분리되거나, 다시 결합하는 특성을 형광이라는 출력으로서 로직 게이트(logic gate)를 구현할 수 있다. 카테난은 이와는 다른 모드의 스위칭 특성이 있는 분자로서 재기입할 수 있으며 또한 동작수명도 연장된 로직 게이트를 구현할 수 있다.

(제2 실시예)

도 2a 내지 도 2d는 본 발명의 제2 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다. 본 실시예에서 상기 제1 실시예에서 설명한 것과 동일한 요소에 대하여는 도 2a 내지 도 2d에서 도 1a 내지 도 1h에서와 같은 부호를 부여하고, 반복적인 설명은 생략하기로 한다.

도 2a를 참조하면, 기판(100) 위에 Au, Ti/Au 또는 Al를 증착한 다음, 패터닝하여 제1 전극(111)을 형성한다.

이어서, 기판(100)과 제1 전극(111) 상에 절연층(115)을 형성한다. 상기 제1 실시예에서 언급한 것처럼, CVD 공정과 같이 단차도포성이 좋은 공정을 활용하여야 제1 전극(111) 모서리에서 그 상부에 형성되는 절연층(115)이 연속적으로 형성된다.

계속하여, 절연층(115) 상에 제2 전극(120)을 형성하고, 절연층(115)과 제2 전극(120) 상에 보호층(125)을 형성한다.

도 2b를 참조하면, 보호층(125) 및 절연층(115) 측면을 식각하여 단분자막이 형성될 모서리를 노출시킨다. 참조번호 125a와 115a는 각각 패터닝되어 길이가 짧아진 보호층(125) 및 절연층(115)을 가리킨다. 식각으로 노출된 면에 제1 전극(111)과 제2 전극(120)의 단면이 노출되어 있으므로 단분자막을 자기조립시킬 수 있다.

다음에 도 2c에 도시한 것처럼, 자기조립 면적을 더 넓히기 위해 식각용액을 이용하여 절연층(115a)의 측면을 습식식각한다. 이에 따라, 제1 전극(111)과 제2 전극(120) 사이에 갭(130)이 형성된다. 보호층(125a)은 절연층(115a)에 비하여 상대적으로 식각이 덜 되는 막질로 형성하므로 식각이 전혀 안 될 수도 있으나 도면에는 약간 식각되는 것으로 도시하였다. 참조번호 115b와 125b는 각각 습식각으로 길이가 더욱 짧아진 절연층(115a)과 보호층(125a)을 가리킨다. 이 때 절연층(115a)이 식각되는 정도를 시간으로 조절하면 갭(130)의 깊이가 변화하므로 자기조립되는 단분자의 개수를 조절할 수 있다.

도 2d를 참조하면, 이렇게 준비된 소자의 갭(130)에 유기 반도체 단분자막(140)이 형성된 것을 도시한다. CVD 공정과 같이 단차도포성이 좋은 공정을 활용하여 절연층(115)을 형성함으로써, 기판(100)에 홈을 형성하지 않고 제1 전극(111)을 형성할 수 있게 되므로, 상기 제1 실시예에 비하여 공정이 간단해지는 장점이 있다.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.

본 발명이 개시하는 방법에 따르면, 전극들을 미리 형성한 다음에 유기 반도체 단분자막을 형성함으로써, 단분자막의 결함이나 열적 손상에 의한 문제를 제거한다. 따라서, 단분자막의 질과 상관없이 소자 제조의 성공률을 높일 수 있다.

그리고, 전극들을 미리 패터닝할 수 있음으로 인해 소자의 집적화가 용이해진다. 이로써 종래기술에서 발생하는 기술적인 어려움이나 집적화 문제를 해결할 수 있다.

제1 전극과 제2 전극 사이에 형성되는 갭의 폭은 제1 전극과 제2 전극 사이에 형성하는 절연층의 두께를 조절하여 제어가능하게 조절할 수 있게 된다. 즉, 이용하려는 단분자 종류에 따라 절연층의 두께를 다르게 형성함으로써 원하는 크기의 갭을 용이하고 재현성있게 형성할 수 있다.

Claims (9)

1. (a) 기판에 제1 전극, 절연층 및 제2 전극을 순차 적층하는 단계;

   (b) 상기 제1 전극, 절연층 및 제2 전극의 측면을 패터닝하여 제1 전극과 제2 전극의 단면을 노출시키는 단계; 및

   (c) 상기 노출된 단면에 자기조립방법으로 유기 반도체 단분자막을 형성하는 단계를 포함하는 것을 특징으로 하는 분자전자소자 제조방법.
2. (a) 기판에 제1 전극, 절연층, 제2 전극, 및 보호층을 순차 적층하는 단계;

   (b) 상기 제1 전극, 절연층, 제2 전극, 및 보호층의 측면을 패터닝하여 제1전극과 제2 전극의 단면을 노출시키는 단계; 및

   (c) 상기 노출된 단면에 자기조립방법으로 유기 반도체 단분자막을 형성하는 단계를 포함하는 것을 특징으로 하는 분자전자소자 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 제1 전극은 상기 기판에 형성한 전극 모양의 홈에 금속을 매립하여 형성하는 것을 특징으로 하는 분자전자소자 제조방법.
4. 제1항 또는 제2항에 있어서, 상기 절연층의 누설 전류를 최소화할 수 있도록, 상기 기판에 수직인 방향에서 상기 제1 전극과 제2 전극의 겹침(overlap)이 최소화되게 상기 제1 전극과 제2 전극을 배치하는 것을 특징으로 하는 분자전자소자 제조방법.
5. 제1항 또는 제2항에 있어서, 상기 절연층은 식각이 용이한 막질로 그 두께는 상기 반도체 단분자막의 두께에 해당하도록 선택하는 것을 특징으로 하는 분자전자소자 제조방법.
6. 제1항 또는 제2항에 있어서, 상기 유기 반도체 단분자막의 형성 면적을 조절하기 위해, 상기 (b) 단계 이후 상기 노출된 단면에 식각용액을 가하여 상기 절연층 측면을 더 식각함으로써, 상기 제1 전극과 제2 전극 사이에 갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 분자전자소자 제조방법.
7. 제6항에 있어서, 상기 갭의 깊이는 상기 절연층 측면이 식각된 깊이로 정해지는 것을 이용하여 상기 식각용액을 가하는 지속시간을 조절하여 상기 갭의 깊이를 조절하는 것을 특징으로 하는 분자전자소자 제조방법.
8. 제6항에 있어서, 상기 절연층 측면을 더 식각할 때에 상기 보호층이 상기 제2 전극의 탈락을 방지하도록 상기 보호층 막질을 선택하는 것을 특징으로 하는 분자전자소자 제조방법.
9. 제6항에 있어서, 상기 절연층은 금속산화막이고 상기 보호층은 금속질화막으로 형성하는 것을 특징으로 하는 분자전자소자 제조방법.