KR100434813B1 - 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그제조 방법 - Google Patents
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Abstract
본 발명은 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그 제조 방법에 관한 것으로, 특히 그 제조 방법은 절연층이 매몰된 반도체 기판 상부에 반도체층을 형성하고 이를 식각해서 소오스/드레인 영역 및 채널 예정 영역을 정의하고 , 소오스/드레인 영역의 반도체층 상부에 제 1실리사이드막을 형성하고, 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 제 1실리사이드막을 소정 부분 덮도록 제 2실리사이드막을 형성하고, 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점을 형성하고, 결과물 상부에 게이트 산화막을 형성하고, 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극을 형성한 후에, 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 형성한다. 따라서 본 발명은 실리사이드와 반도체층의 접합을 이용해서 100㎚2이하 크기의 양자점을 형성함으로써 향상된 동작 온도를 갖으며 기존 실리사이드 기술을 채택하므로 제조 공정이 용이하다.
Description
본 발명은 단전자 트랜지스터(Single Electron Transistor)의 구조 및 그 제조 방법에 관한 것으로서, 특히 SOI 기판 상에 제작된 트랜지스터의 활성 영역의 중앙에 반도체층이 존재하도록 실리사이드를 형성시켜서 상기 간격내의 반도체 영역과 실리사이드간에 형성되는 쇼트키-접합 장벽을 단전자 터널링의 장벽으로 이용하는 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
일반적으로 단전자 트랜지스터는 쿨롱 차폐 현상을 이용해서 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로써 저항이 적당히 큰 두 개의 터널링 접합 사이의 양자점을 형성한 후에 게이트에 전압을 인가하면 기존의 반도체 트랜지스터처럼 게이트 전압의 크기에 따라 전류의 크기가 변화하는 것을 관측할 수 있는데, 이처럼 두 개의 터널링 접합과 게이트를 가지며 하나의 전자를 제어하는 구조를 일컫는 것이다.
종래 개발된 단전자 트랜지스터 중의 대부분은 77K 이하의 낮은 온도에서만 동작했지만, 최근 들어 상온에서의 동작이 가능한 사례가 여러 건 보고되고 있다. 그러나, 단전자 소자가 상온에서 동작하기 위해서는 이론적으로 수 나노미터의 크기가 되어야 하는데, 이 정도로 작은 크기의 소자를 재현성 있게 제작하는 것은 상당한 어려움을 수반하게 된다.
이러한 배경을 바탕으로 히타치의 마초우카 등은 기존의 실리콘 전계효과 트랜지스터의 반전층 내부에 양자점이 형성되는 이중 게이트 구조의 실리콘 단전자 트랜지스터를 개발했다. 이 시스템은 기존의 전계효과 트랜지스터의 구조에 좁은 반전층 채널을 형성함으로써 제어 게이트의 역할을 하나는 하부 게이트와 포텐셜 장벽을 형성함으로써 양자 세선을 전기적으로 제어가능한 양자점으로 변환시키는 상부 게이트로 구성한다. 이러한 이중 게이트 구조의 실리콘 단전자 트랜지스터는 전계 효과에 의해서 좁은 채널상의 터널링 장벽의 높이와 페르미 에너지를 인위적으로 조절할 수 있고 바이어스 조건을 변화시킴으로써 소오스와 드레인을 연결하고 있는 서브 마이크론의 양자 세선을 양자점으로 변화시킬 수 있다. 마초우카는 이 구조를 이용해서 4.2K의 온도에서 양자점에서의 단전자 충전 효과에 의한 주기적인 전도도 진동을 관측했고 이론적인 예측값과도 잘 일치됨을 확인하였다. 그러나 이러한 단전자 트랜지스터는 양자점의 폭이 게이트의 한계폭보다 작아질 수 없기 때문에 양자점의 커패시턴스가 대략 100aF로 제한되어 있고 기존의 구조와 달리 이중 게이트를 갖기 때문에 공정이 비교적 복잡해서 실험실 연구의 목적을 벗어난 산업적인 응용에는 부적합하다.
이와 같은 문제점을 해결하기 위하여, NTT의 다카하시 등은 SIMOX(Separation by IMplantation of OXygen) 기판 상의 1차원 실리콘 와이어를 패턴에 의존하는 산화방식에 의해 양단에 터널 접합을 갖는 작은 실리콘 섬(island)으로 변환시켜서 실리콘 단전자 트랜지스터를 개발했다. 이 구조는 SIMOX 기판 상부 실리콘층에 소오스와 드레인의 역할을 하는 넓은 2차원 실리콘층과 그 사이를 연결하는 1차원 실리콘 와이어를 갖는 패턴을 형성하고 그 위에 열산화에 의해서 실리콘산화막을 형성시킨 것이다. 이 패턴을 열산화시키면 산소 원자가 침투해서 상부 실리콘의 전면부외에도 중간 매몰층과 상부 실리콘층간에도 산화가 일어나게 된다. 이 과정에 의해서 패턴 가장자리 근처의 접촉면에서 더 많은 산화가 일어나게 되는데, 1차원 실리콘 와이어의 중심 영역은 다른 부분에 비해 큰 산화막의 역학적인 스트레스의 누적으로 인해 산화가 덜 일어나게 된다. 또한 넓은 2차원 실리콘층의 가장자리는 열산화의 결과로 다른 영역에 비해 보다 얇아지게 되어 결과적으로 이러한 잘록한 부분들이 양자크기 효과로 인한 포텐셜 장벽의 역할을 하게 된다. 이러한 구조로 제작된 단전자 트랜지스터는 실리콘 섬의 크기를 10㎚ 근처로 작게 줄일 수 있어서 전자빔 리소그래피를 이용하지 않고서도 대략 1aF의 매우 작은 커패시턴스의 단전자 트랜지스터를 구현할 수 있다. 또한 이처럼 매우 작은 커패시턴스로 인해 상온에서 동작하는 단전자 트랜지스터를 개발할 수 있는 이점이 있다. 그러나 이러한 패턴에 의존하는 산화 방식을 적용해서 소자를 제작하는 과정은 고기능성 전자빔 리소그래피(Electron Beam Lithography) 장비와 반응성 이온 식각(Reactive Ion Etching)과 같은 건식 식각이 필요한 관계로 제조 단가가 상승하고 공정상의 번거로움이 있고 몇몇 기술적인 문제점들로 인해 재현성있게 단전자 트랜지스터를 제작할 수 없다는 단점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 SOI 기판상에 제작된 단전자 트랜지스터의 채널 영역 중앙에 100㎚ 길이의 반도체 층을남기고 나머지 활성 영역의 전면에 금속 실리사이드를 형성시켜서 채널 중앙에 존재하는 반도체 영역과 실리사이드 간에 형성되는 두 개의 쇼트키-접합 장벽(Schottky contact barrier)을 단전자 터널링의 장벽으로 이용함으로써 제조 공정이 용이하고 100㎚2크기이하의 매우 작은 양자점으로 인해 소자의 동작 온도를 향상시킬 수 있는 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 단전자 트랜지스터 구조에 있어서, 절연층이 매몰된 반도체 기판 상부에 소오스/드레인 영역 및 채널 예정 영역이 정의된 반도체층과, 소오스/드레인 영역의 반도체층 상부에 형성된 제 1실리사이드막과, 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 제 1실리사이드막을 소정 부분 덮는 제 2실리사이드막과, 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점과, 결과물 상부에 형성되는 게이트 산화막과, 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극과, 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 구비한다.
상기 목적을 달성하기 위하여 본 발명은 단전자 트랜지스터의 제조 방법에 있어서, 절연층이 매몰된 반도체 기판 상부에 반도체층을 형성하고 이를 식각해서 소오스/드레인 영역 및 채널 예정 영역을 정의하는 단계와, 소오스/드레인 영역의 반도체층 상부에 제 1실리사이드막을 형성하는 단계와, 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 제 1실리사이드막을 소정 부분 덮도록 제 2실리사이드막을 형성하는 단계와, 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점을 형성하는 단계와, 결과물 상부에 게이트 산화막을 형성하는 단계와, 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극을 형성하는 단계와, 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 형성하는 단계를 포함한다.
도 1은 본 발명에 따른 실리사이드막을 이용한 단전자 트랜지스터의 구조를 나타낸 도면,
도 2a 내지 도 2d는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 평면도들,
도 3a 내지 도 3c는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 수직 단면도들,
도 4a 내지 도 4d는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 사시도들.
＜도면의 주요부분에 대한 부호의 설명＞
10 : SOI 기판 12 : SOI 기판의 절연층
14, 16 : SOI 기판의 반도체층 18 : 제 1실리사이드막
20 : 제 2실리사이드막 22 : 양자점
24 : 게이트 산화막 26 : 게이트 전극
28 : 소오스/드레인 전극
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1은 본 발명에 따른 실리사이드막을 이용한 단전자 트랜지스터의 구조를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 단전자 트랜지스터의 구조는 절연층(12)이 매몰된 반도체 기판, 즉 SOI 기판(10) 상부에 소오스/드레인 영역 및 채널 예정 영역이 정의된 반도체층(14, 16)과, 소오스/드레인 영역의 반도체층(14, 16) 상부에 형성된 제 1실리사이드막(18)과, 채널 예정 영역의 반도체층(미도시됨) 중앙에 미세 간격을 갖으며 제 1실리사이드막(18)을 소정 부분 덮는 제 2실리사이드막(20)과, 제 2실리사이드막(20) 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점(22)과, 결과물 상부에 형성되는 게이트 산화막(24)과, 게이트 산화막(24)의 콘택홀을 통해 제 1실리사이드막(18)과 연결되는 소오스/드레인 전극(28)과, 양자점(22)의 게이트 산화막(24) 상부에 배치된 게이트 전극(26)을 포함한다.
여기서, 채널 예정 영역의 반도체층 폭은 1㎛∼2㎛이다. 그리고 제 2실리사이드막(20) 사이인 채널 중앙의 미세 간격은 100㎚ 이내이며 양자점(22)의 소정 길이는 100㎚이므로 제 2실리사이드막(20) 양쪽에 접한 양자점(22)은 100㎚×100㎚, 즉 100㎚2이하의 크기를 갖으며 이로 인해 소자의 동작 온도를 향상시킬 수 있다. 본 발명은 양자점(22)이 제 2실리사이드막(22) 양쪽에 접해있기 때문에 두 개의 쇼트키-접합 장벽이 형성되며 이 장벽은 단전자 터널링의 장벽으로 이용된다. 즉 쇼트키-접합 장벽의 높이와 도핑 농도에 따라 변하는 실리사이드와 반도체층 간의 콘택 저항이 터널 접합으로 동작하기 위해서는 양자 저항(∼25.813㏀) 이상의 값을 가져야 한다. 이를 위해서 본 발명은 이온 주입을 하지 않고 실리사이드 공정을 이용하기 때문에 단전자 트랜지스터의 제조 공정을 용이하게 할 수 있다. 게다가 본 발명은 100㎚ 이하의 매우 작은 양자점을 형성시킴으로써 소자의 동작 온도를 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 평면도들이다. 도 3a 내지 도 3c는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 수직 단면도들이다. 도 4a 내지 도 4d는 본 발명에 따라 실리사이드막을 이용한 단전자 트랜지스터의 제조 공정을 설명하기 위한 사시도들이다. 이들 도면들을 참조하여 본 발명의 일 실시예에 따른 제조 공정에 대해 설명하고자 한다.
도 2a에 도시된 바와 같이, 절연층(12)이 매몰된 반도체 기판, 즉 SOI 기판(10)에 반도체층(14, 16)을 형성한다. 바람직하게는, 절연층(12)은 실리콘산화막으로 형성되고 반도체층은 실리콘층으로 형성된다. 그리고 포토리소그래피로 반도체층 상부에 소오스/드레인 및 채널 예정 영역을 정의하는 포토레지스트 패턴(미도시함)을 형성하고 이러한 포토레지스트 패턴을 이용하여 반도체층을 건식 또는 습식 식각으로 패터닝한다. 이렇게 패터닝된 반도체층은 소오스 및 드레인 영역(14, 16)과 이들을 연결하는 채널 예정 영역(15)을 정의한다. 그리고나서 상기 포토레지스트 패턴을 제거한다.
이어서 도 2b 및 도 4a에 도시된 바와 같이, 제 1실리사이드막을 패턴하기 위해 반도체 채널이 형성될 예정인 1㎛∼2㎛의 간격을 남기고 반도체층의 활성 영역 전면에 포토레지스트 패턴을 형성한다. 그리고 포토레지스트 패턴이 형성된 활성 영역의 전면에 실리사이드 금속물질로서 백금(Pt)을 증착하고 열처리하여 제 1실리사이드막(18)를 형성한 후에 실리사이드화되지 않은 백금과 포토레지스트 패턴을 제거한다.
그 다음 도 2c에 도시된 바와 같이, 소오스/드레인쪽 제 1실리사이드막(18) 사이에 100㎚의 간격(19)을 남기고 채널 예정 영역의 반도체층 상부에 전자빔 리소그래피를 이용해서 전자빔 레지스트 패턴(미도시함)을 형성한다. 여기서, 전자빔 레지스트는 PMMA를 이용한다. 그런 다음, 전자빔 증착으로 실리사이드 금속 물질로서 백금을 다시 증착하고 열처리하여 제 2실리사이드막(20)를 형성한 후에 전자빔 레지스트 패턴을 제거한다. 여기서 제 2실리사이드막(20)는 채널 영역의 반도체층 중앙 100㎚ 간격을 남기고 이격되어 각각 소오스/드레인쪽 제 1실리사이드막(18)와 연결되어 있다.
그리고 도 2d, 도 3a, 및 도 4b에 도시된 바와 같이, 제 2실리사이드막(20) 사이의 100㎚의 간격내 반도체층에 다시 전자빔 리소그래피로 전자빔 레지스트 패턴(미도시함)을 형성한다. 그런 다음 전자빔 레지스트 패턴을 이용한 식각 공정(바람직하게는 건식 식각)을 진행하여 상기 100㎚의 간격내 반도체층을 100㎚이하의 길이를 갖도록 식각한다. 그리고나서 전자빔 레지스트 패턴을 제거한다. 그 결과, 제 2실리사이드막(20) 길이 또는 전자빔 레지스트의 근접 효과에 의해 제 2실리사이드막(20) 사이에 100㎚×100㎚, 즉 100㎚2이하의 미세 크기를 갖는 양자점(22)이 형성된다.
계속해서 도 3b 및 도 4c에 도시된 바와 같이, 상기 결과물 전면에 게이트 산화막(24)으로서 실리콘산화막을 형성한다. 여기서 게이트 산화막(24)은 열산화 공정으로 실리콘산화막을 형성하는데, 그 두께는 20㎚∼30㎚, 바람직하게는 10㎚이하의 두께로 형성한다.
이어서 도 3c에 도시된 바와 같이, 포토 리소그래피로 게이트 산화막(24) 상부에 소오스/드레인 전극을 정의하는 포토레지스트 패턴(미도시함)을 형성하고 포토레지스트 패턴을 이용한 식각 공정(예컨대 습식 식각)으로 게이트 산화막(24)을 식각해서 소오스 및 드레인 영역의 제 1실리사이드막(18) 일부가 노출되는 콘택 창을 형성한다. 그리고 콘택 창에 매립되도록 게이트 산화막(24) 상부에 금속막으로써 알루미늄(Al)을 증착하고 리프트 오프(lift-off) 방식으로 포토레지스트 패턴을 제거하여 소오스 및 드레인 영역의 제 1실리사이드막(18)과 연결되는 소오스 및 드레인 전극(28)을 형성한다.
계속해서 도 3c 및 도 4d에 도시된 바와 같이, 상기 결과물 전면에 포토 리소그래피로 게이트 전극을 정의하는 포토레지스트 패턴(미도시함)을 형성하고 상기 포토 레지스트 패턴에 매립되게 금속막으로서 알루미늄(Al)을 증착하고 리프트 오프(lift-off) 방식으로 포토레지스트 패턴을 제거하여 게이트 전극(26) 및 패드(25)를 동시에 형성한다. 여기서 게이트 전극(26) 및 패드(25)를 이루는 금속막은 열 증착 공정으로 형성하며 그 두께는 150㎚∼200㎚로 한다.
이상 설명한 바와 같이, 본 발명은 소오스/드레인의 실리사이드와 양자점의 반도체층 사이의 콘택 저항으로 인해 발생하는 두 개의 쇼트키-접합 장벽을 터널링 장벽으로 사용하는 단전자 트랜지스터를 손쉽게 제작할 수 있다. 특히 쇼트키-접합 장벽의 높이와 도핑 농도에 따라 변하는 실리사이드와 반도체층 간의 콘택 저항이 터널 접합으로 동작하기 위해서는 양자 저항 이상의 값을 가져야 하는데, 이를 위해서 본 발명은 이온 주입을 하지 않고 실리사이드 공정을 이용하기 때문에 단전자 트랜지스터의 제조 공정을 용이하게 할 수 있다.
또한 본 발명은 쇼트키-접합 장벽들이 형성되는 양자점의 두 부분 간격을 제 2 실리사이드의 길이와 전자빔 레지스트의 근접 효과에 의해서 제어할 수 있으므로 100㎚2이하의 크기를 갖는 매우 미세한 양자점을 구현할 수 있다. 따라서 이러한 미세한 크기의 양자점이 갖는 커패시턴스는 단전자 트랜지스터 전체의 커패시턴스값에 대한 기여도를 갖기 때문에 열적인 요동을 극복할 수 있는 쿨롱 에너지를 발생시키고 결과적으로 단전자 트랜지스터의 동작 온도를 높여서 상온에서 동작할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (8)
- 단전자 트랜지스터 구조에 있어서,절연층이 매몰된 반도체 기판 상부에 소오스/드레인 영역 및 채널 예정 영역이 정의된 반도체층;상기 소오스/드레인 영역의 반도체층 상부에 형성된 제 1실리사이드막;상기 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 상기 제 1실리사이드막을 소정 부분 덮는 제 2실리사이드막;상기 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점;상기 결과물 상부에 형성되는 게이트 산화막;상기 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극; 및상기 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 구비한 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 구조.
- 제 1항에 있어서, 상기 채널 예정 영역의 반도체층 폭은 1㎛∼2㎛인 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 구조.
- 제 1항에 있어서, 상기 제 2실리사이드막의 미세 간격은 100㎚ 이내로 하는것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 구조.
- 제 1항에 있어서, 상기 양자점의 소정 크기는 100㎚2인 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 구조.
- 단전자 트랜지스터의 제조 방법에 있어서,절연층이 매몰된 반도체 기판 상부에 반도체층을 형성하고 이를 식각해서 소오스/드레인 영역 및 채널 예정 영역을 정의하는 단계;상기 소오스/드레인 영역의 반도체층 상부에 제 1실리사이드막을 형성하는 단계;상기 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 상기 제 1실리사이드막을 소정 부분 덮도록 제 2실리사이드막을 형성하는 단계;상기 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점을 형성하는 단계;상기 결과물 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극을 형성하는 단계; 및상기 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 채널 예정 영역의 반도체층 폭은 1㎛∼2㎛인 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 제 2실리사이드막의 미세 간격은 100㎚ 이내로 하는 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 양자점의 소정 크기는 100㎚2인 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 제조 방법.
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