CN111386610B - 具有双量子点的电子组件的制造方法 - Google Patents
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Abstract
本发明涉及一种用于制造具有双量子点(21、22)和双栅极(131、132)的电子组件的方法，所述方法包括提供衬底(10)，所述衬底被半导体材料层(12)与在所述半导体材料层上方形成的介电材料层(150)的堆叠覆盖，所述方法包括以下步骤：‑在所述介电材料层(150)上形成硬掩模(140)；‑根据所述掩模的图案蚀刻介电材料层(150)和半导体材料层(12)，以形成半导体纳米线(120)与介电硬掩模(140)的堆叠；‑在整个晶圆上沉积栅极材料(131、132)；‑实施平坦化，直到到达所述介电硬掩模(140)，以在所述纳米线的两侧上形成彼此电隔离的第一和第二栅极(131、132)。
Description
本发明涉及具有量子点或量子岛的电子组件，尤其涉及具有双量子点或双量子岛的电子组件的制造方法。
量子电子学为性能的改进提供了基础。与经典电子学类似，量子位代表量子电子学计算的基本元素。在经典电子学中，布尔计算是使用具有两种可能状态之一的位进行的。量子位是本征态|0>和|1>的叠加。
量子点或量子岛是量子电子学的基本元素。量子点使用半导体纳米结构形成势阱，以将电子或空穴限制在空间的三个维度中。然后，以纯量子自由度编码量子信息：当前是电子的1/2自旋。量子点旨在捕获孤立的电子以存储量子比特。与使用二进制逻辑的系统相比，量子点则使其能够受益于大大增加的计算能力。
Betz等人于2015年5月4日出版的题为“Dispersively detected Pauli SpinBlockade in a silicon nanowire FET”的文档描述了一种量子电子组件。电子组件的制造包括提供被半导体材料层覆盖的衬底。蚀刻半导体材料层以限定纳米线的图案。然后将第一和第二层介电材料沉积在整个晶圆上。
然后，该制造包括定义光刻掩模的步骤，该光刻掩模与半导体纳米线上的栅极图案对齐，使得光刻掩模相对于半导体纳米线的相对边缘被缩回。然后，该制造包括根据纳米线图案蚀刻介电层的步骤，以暴露纳米线的相对上边缘以及纳米线在这些边缘的延伸中的侧面。然后，对应于蚀刻图案，在纳米线的暴露部分上沉积栅极绝缘体和栅极材料。
这种方法具有缺点。一方面，为了减小纳米线的尺寸，难以实现栅极相对于半导体纳米线的轴线的对齐。另一方面，该装置所使用的衬底的面积较大，栅极之间的最小距离由光刻图案可用的最小宽度限定。为了使得栅极在纳米线的边缘上溢出，纳米线的宽度还必须大于光刻图案的该最小宽度，这再次影响了集成密度。相对较大的纳米线也会影响量子岛之间的耦合。
文档US2016300155简要描述了一种Qbit设备的结构。该文档描述了在覆盖纳米线的栅极绝缘体层上形成两个电极。简要描述了一种制造工艺，该工艺包括在SOI衬底上形成纳米线。然后通过沉积覆盖有TiN层和多晶硅层的HfSiON层来形成栅极堆叠。该文档提到通过蚀刻将两个栅极分开。
由L.Hutin等人撰写的在2016年IEEE国际电子设备会议(IEDM)的框架内发布的文档“SOI Technology for Quantum Information Processing”描述了具有双量子点和双栅极的结构。制造方法非常简洁地描述了形成纳米线，通过热氧化在纳米线上形成绝缘体，然后沉积栅极绝缘体和栅极金属的堆叠。
本发明旨在解决这些缺点中的一个或更多个。因此，本发明涉及如所附权利要求中限定的用于制造具有双量子点和双栅极的电子组件的方法。
本发明还涉及从属权利要求的变型。本领域技术人员将理解，在不构成中间概括的情况下，从属权利要求的每个特征可以与独立权利要求的特征独立地组合。
参考附图，本发明的其他特征和优点将从以下以示意性而绝非限制性的方式给出的描述中清楚地体现出来，其中：
-图1是根据本发明的第一实施例的具有双量子点的电子组件的示例的俯视图；
-图2是根据本发明的第一实施例的双量子点的横截面图；
-图3是根据本发明的第二实施例的双量子点的横截面图；
-图4是根据本发明的第三实施例的双量子点的横截面图；
-图5至8是图1的组件在制造方法的示例的不同步骤中的横截面图；
-图9至11是图8所示的制造阶段中的组件在不同平面上的纵截面图；
-图12是根据第一实施例的制造方法的一个变型的图1的组件的横截面图；
-图13是根据第一实施例的制造方法的另一变型的图1的组件的横截面图；
-图14至17是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图18至21是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图22至24是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图25至28是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图29至32是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图33至36是在第一实施例的一个变型的后续步骤中的组件的剖视图；
-图37是根据第二实施例的制造方法的一个变型所获得的电子组件的垂直堆叠的横截面图；
-图38是根据第一实施例的制造方法的一个变型所获得的电子组件的垂直堆叠的横截面图。
本发明提供了一种用于制造具有双量子点或双量子岛(通常用英语中的术语“double quantum dots”表示)和双栅极(通常用英语中的术语“Split-Gate”表示)的电子组件的方法。本发明旨在提供半导体材料层与形成在半导体材料层上方的介电材料层的堆叠。在堆叠上形成掩模之后，根据掩模的图案对介电材料层和半导体材料层进行蚀刻，以获得半导体纳米线与介电纳米线的堆叠。然后在整个晶圆上沉积栅极材料。然后进行化学平坦化直到到达介电纳米线，从而形成通过该介电纳米线被彼此电隔离的第一和第二栅极。
图1是根据本发明的制造方法的电子电路1的示例的俯视图。为了便于阅读，在此示出了轴线系统，在下文中X轴限定纵向方向，Y轴限定横向方向，Z轴限定竖直方向。所示的电子电路1仅作为示例给出，这是因为该电子电路包括具有双量子点和双栅极的至少一个组件2。电子电路的其他结构当然可以通过根据本发明的制造方法来实现。因此，所示的电子电路1包括串联连接的多个组件2。电子组件2由此被串联连接在第一入口31和第二入口32之间。
图2是根据第一实施例获得的图1的电子组件2的横截面图。图2进一步示出了电子组件2和电子电路1的结构。
电子组件2在这里形成在绝缘体上的硅型衬底上。因此，衬底以本身已知的方式包括硅层10，其上覆盖有掩埋绝缘体层11(在包括方向X和Y的平面中延伸)。半导体材料纳米线120(在此由硅或硅合金制成)被形成在掩埋绝缘体层11上并且在方向X上延伸。硅纳米线120在此以通过其中间部分的截面示出，该部分形成了将要形成量子点或量子岛的区域。纳米线120的该中间部分在其上表面和侧面上覆盖有栅极绝缘体层150。在该中间部分中，在纳米线120的上表面和侧面之间的脊附近形成了第一量子点21，在纳米线120的上表面和另一侧面之间的脊附近形成了第二量子点22。量子点被配置为捕获单个粒子(电子或空穴，其视情况而定)，以使得能够修改或读取其自旋状态。由介电材料制成的硬掩模140被垂直地布置在栅极绝缘体层150上的半导体纳米线120上。在纳米线120的中间部分中，控制栅极131和132被设置在纳米线120与硬掩模140的堆叠的两侧。控制栅极131和132因此通过栅极绝缘体层150和间隔硬掩模层140彼此电隔离。
在本实施例中，纳米线120与硬掩模140的堆叠相对于包括方向X和Z的平面对称。在本实施例中，硬掩模140比纳米线120与栅极绝缘体层150的堆叠更窄。此处的栅极131和132延伸到栅极绝缘体150和纳米线120上。这种配置有助于将量子点21和22定位在栅极绝缘体150的上表面和侧面之间的脊的附近。量子点21和22因此可以彼此靠近以改善它们的耦合，并且它们的距离可以小于通常允许最小光刻宽度的距离，从而使得能够通过蚀刻来限定纳米线120的宽度。类似地，根据下文将详细描述的制造方法，这种配置使得能够获得小于最小光刻宽度的栅极131和132之间的距离。这样的配置使得能够使用最小宽度的纳米线120，这使得能够增加量子点之间的干扰，从而减小了读取量子点所需的电势，并增大这些量子点的读取速度。
纳米线120在纵向X上在栅极131和132(以及量子点21和22)的两侧上延伸。纳米线120因此包括在量子点21和22的两侧上形成的第一和第二导电电极。在这里，不同的电子组件2经由形成在半导体材料纳米线120中的导电电极串联连接。第一组件2的导电电极被连接到第一入口31，另一组件2的导电电极被连接到第二入口32。
各个组件2的栅极通过由与硬掩模140相同的介电材料形成的隔板142而彼此电隔离。
图3是根据第二实施例获得的电子组件2的横截面图。图3的组件2具有与图2所示的组件2基本相同的结构和相同的几何形状。根据第二实施例获得的组件2与第一实施例的组件的不同之处仅在于硬掩模140和栅极131和132的几何形状。
在本实施例中，纳米线120与硬掩模140的堆叠相对于包括方向X和Z的平面对称。在本实施例中，硬掩模140的宽度相同于纳米线120与栅极绝缘体层150的堆叠的宽度。硬掩模140的侧面在这里与栅极绝缘体层150的侧面对齐。栅极131和132在这里不延伸到栅极绝缘体150和纳米线120上。这种配置有助于将量子点21和22朝向栅极绝缘体150的侧面定位。
图4是根据第三实施例获得的电子组件2的横截面图。图4的组件2具有与图2所示的组件2基本相同的结构和相同的几何形状。根据第三实施例获得的组件2与第一实施例的组件的不同之处仅在于硬掩模140和栅极131和132的几何形状。
在本实施例中，纳米线120与硬掩模140的堆叠相对于包括方向X和Z的平面不对称。在本实施例中，硬掩模140比纳米线120与栅极绝缘体层150的堆叠更窄。栅极131在这里延伸到栅极绝缘体150和纳米线120上。与之相反，硬掩模140的侧面在此处与栅极绝缘体层150的侧面对齐，使得栅极132在这里不延伸到栅极绝缘体150和纳米线120上。
这种配置使得能够获得用于量子点21和22的不同的行为，这可以证明对于电子组件2的操作是有利的。于是量子点21可以例如是读取量子点，然后量子点22可以是操纵量子点。
另外，该配置使得能够靠近栅极绝缘体层150的上表面和侧面之间的脊的量子点21。此外，根据下文将详细描述的制造方法，这种配置使得能够获得小于最小光刻宽度的栅极131和132之间的距离。
在各个实施例中，栅极绝缘体层150有利地由单个介电材料层构成，有利地由均质介电材料制成的单层构成。还可以设想，栅极绝缘体层150是介电层和界面层的叠加。有利地，栅极绝缘体层150不包括氮化物，也不包括氮化物层和另一介电材料层的叠加。
图5至7根据旨在形成双量子点的区域处的横截面示出了根据第一实施例的制造方法的示例的不同步骤。
在图5中，提供了在绝缘体上硅型衬底的堆叠，该堆叠包括硅层10，该硅层覆盖有掩埋绝缘体层，该掩埋绝缘体层覆盖有半导体材料层12(例如硅或硅合金)。层12覆盖有栅极绝缘体层15。层15覆盖有介电材料层14。
层11可以例如由SiO2制成。层11可以例如具有10到145纳米的厚度。这样的层11经常用术语UTBOX来表示，这使得能够设想层10的极化以在要形成的半导体纳米线中进行静电控制。
层12例如由无意掺杂的硅制成。层12可以例如具有至少等于5nm，并且优选地为8到12nm的厚度。
栅极绝缘体层15例如由SiO2制成。层15可以例如具有至少等于3nm，优选地至少等于4nm的厚度。栅极绝缘体层15的相对较大的厚度有利于去除相对于要形成的量子点的可能的寄生电荷。还可以设想以例如HfO2的Hk型材料来形成栅极绝缘体层15。
介电材料层14例如由SiN制成。介电材料层14也可以(非限制性地)以SiO2制成。层14可以例如具有至少等于40nm，优选至少等于50m的厚度。层14的厚度被限定为使得能够随后进行平坦化(例如通过机械化学抛光)和可能进行硅化的步骤。然后根据图案在介电材料层14上例如通过光刻法形成掩模。有利地，栅极绝缘体层15是在沉积栅极绝缘体层15之前通过对由硅制成的层12的上表面进行热氧化而形成的，这使得能够避免在该栅极绝缘体层15和层12之间的界面处捕获电荷。因此避免了捕获可能影响要形成的量子点的操作的电荷。
在图6中，已经根据在层14上形成的掩模的图案对层14、15和12进行了蚀刻，在掩埋绝缘体层11上停止了蚀刻。蚀刻可以例如是各向异性的，例如用HBr/O2/Cl2物质蚀刻活性区域。由此获得半导体纳米线120，其上覆盖有栅极绝缘体，该栅极绝缘体上覆盖有介电材料纳米线141。由于该共同蚀刻的步骤，保证了纳米线120和纳米线141之间的对齐。可以有利地实施蚀刻以获得宽度为8到30nm的半导体纳米线120。
在图7中，已经实施了相对于纳米线120选择性地部分蚀刻纳米线141的步骤，以获得比纳米线120与栅极绝缘体层150的堆叠的宽度更小的硬掩模140。选择性地部分蚀刻例如是使用H3PO4的各向同性蚀刻。选择性地部分蚀刻可以例如在硬掩模140的两侧上形成相对于纳米线120的至少2nm的缩回。这种选择性地蚀刻使得硬掩模140的宽度小于纳米线120的宽度，并且使得能够获得比光刻图案的宽度更窄的硬掩模140。
在图7中，还形成了栅极绝缘体层150的侧面152。侧面152通常通过硅纳米线120的侧面的热氧化而形成。由此形成的栅极绝缘体层150具有在纳米线120的两侧上的侧面152和在纳米线120上的上表面151。侧面152的厚度例如为至少4nm，优选至少5nm。
在图8中，在整个晶圆上沉积了栅极材料。栅极材料例如是掺杂的多晶硅或诸如TiN的金属。也可以沉积TiN并涂以掺杂的多晶硅。进行沉积以使得所有地方的高度都相同于硬掩模140与纳米线120的堆叠的高度。例如，以190nm的厚度进行栅极金属的沉积。
然后进行平坦化(例如通过机械化学抛光)，在到达硬掩模140之后停止该平坦化。例如，可以继续平坦化直到获得硬掩模140的至少40nm的高度。因此，获得在纳米线120与硬掩模140的堆叠的两侧上的栅极131和132。在硬掩模140上终止的平坦化使得能够去除直接在硬掩模140上方的栅极材料的结合，并因此避免了栅极131和132之间的短路。栅极131和132通过介电材料的硬掩模140以及通过栅极绝缘体层150而彼此电隔离。栅极131和132通过栅极绝缘体层150与纳米线120电隔离。
图8中的虚线对应于不同的截面平面：
-图9是在制造方法的该阶段中，穿过纳米线120和硬掩模140的平面的纵截面图。
-图10是在制造方法的该阶段中，穿过纳米线120和栅极132的平面的纵截面图。
-图11是在制造工艺的此阶段中，穿过栅极131的平面的纵截面图。
在图12中，已经沉积了层16以形成例如由氧化物制成的硬掩模。根据图13中所示的变型，层16包括SiN层161与SiO2层162的叠加。SiN层161具有例如40nm的厚度。SiO2层162例如具有27nm的厚度。然后在层16上形成具有栅极的图案和栅极之间的间隔绝缘体的图案的光刻掩模。
在图14中，继续进行图13所示的变型的方法。在此，已经用光刻图案蚀刻了栅极131和132以及间隔绝缘体到层11或到栅极绝缘体150(视情况而定)。蚀刻还去除了纳米线(超出了由光刻图案所限定的图案之外)的中间部分的两侧上的SiN层161和硬掩模140的一部分。因此去除了在其纵向端处覆盖纳米线120的栅极绝缘体150。此处已去除了SiO2层162。
图14中的虚线对应于不同的截面平面：
-图15是在制造方法的该阶段中，穿过纳米线120和硬掩模140的平面的纵截面图。层161的残留物与硬掩模140的堆叠被垂直地保留在纳米线120的中间部分。在纳米线120的纵向端暴露了覆盖纳米线120的栅极绝缘体150。该堆叠在栅极131和132之间形成绝缘间隔；
-图16是在制造方法的该阶段中，穿过纳米线120和栅极132的平面的纵截面图。层161的残留物、栅极132与纳米线120的堆叠被垂直地保留在纳米线120的中间部分的边缘；
-图17是在制造方法的该阶段中，穿过栅极131的平面的纵截面图。层161的残留物与栅极132的堆叠被保持在纳米线120中间部分的一侧。
在图18至21中，相对于栅极131和132以及相对于栅极131和132之间的绝缘间隔在纵向的两侧上形成了间隔件171。间隔件171例如由SiN形成。间隔件171在方向X上具有例如10nm到40nm的尺寸。
在图22至24中，已经在纳米线120的中间部分和绝缘间隔的两侧上形成了所述纳米线上的升高的导电电极181和182。升高的导电电极可以例如通过在纳米线120上通过外延生长来形成。
在图25至28中，已经相对于相应的间隔件171形成了间隔件172。因此，间隔件172位于相对于栅极131和132以及相对于栅极131和132之间的绝缘间隔在纵向的两侧。间隔件172例如由SiO2形成。间隔件172用于在随后移除层161的步骤中，当该层由与间隔件171相同的材料制成时，保护间隔件171的侧面。
在图29至32中，通过蚀刻去除了层161和间隔件171的上部。因此已经提供了到栅极131和132的上表面的入口。
在图33至36中，以本身已知的方式通过选择性地蚀刻去除间隔件172。有利地，还已经将掺杂剂的离子注入了导电电极181和182中。然后，可以有利地实现使导电电极和栅极的上表面硅化的步骤。
然后可以以本身已知的方式沉积钝化层，然后在栅极131和132以及导电电极181和182上形成接触件。
这种电子电路1的制造方法可以使用在CMOS技术的制造方法中已经掌握的技术步骤和材料。因此，可以在高度控制和相对降低的成本下实施根据本发明的制造方法。
根据一个变型，制造方法可以包括将半导体层10电连接到极化电路(未示出)。利用具有足够薄的层11对半导体材料层10进行极化，然后可以通过该极化对纳米线120实施静电控制。
对于参照图5和6描述的步骤，根据第二实施例的制造方法可以与第一实施例的制造方法相同。然后，例如通过对纳米线120的侧面进行热氧化来实施用于形成栅极绝缘体层150的侧面的步骤。在该阶段，将硬掩模140的侧面(在方向Y上)与栅极绝缘体层150的侧面对齐。然后参考图8所述，将栅极材料沉积在整个晶圆上。由于硬掩模140的侧面与栅极的绝缘体层的侧面之间的对齐，所沉积的栅极材料没有延伸到栅极绝缘体150和纳米线120上。
然后，如第一实施例所述地，进行平坦化，在到达硬掩模140之后停止该平坦化(例如通过机械化学抛光)。
然后，如参考对于第一实施例的图13至36所描述的，可以继续根据第二实施例的制造方法。
对于参照图5和图6描述的步骤，根据第三实施例的制造方法可以与第一实施例的制造方法相同。然后，例如通过对纳米线120的侧面进行热氧化来进行用于形成栅极绝缘体层150的侧面的步骤。在该阶段，将硬掩模140的侧面(在方向Y上)与栅极绝缘体层150的侧面对齐。
接下来，仅在硬掩模140的侧面之一上进行H2的注入。接下来，实施例如HF类型的选择性地蚀刻。然后，参照图8所述，将栅极材料沉积在整个晶圆上。由于硬掩模140的侧面与栅极绝缘体层的侧面之间的对齐，在硬掩模140的一侧上，所沉积的栅极材料没有延伸到栅极绝缘体150和纳米线120上。在硬掩模140的另一侧，栅极材料延伸到栅极绝缘体层150和纳米线120上。
然后，如第一实施例所述地，进行平坦化，在到达硬掩模140之后停止该平坦化(例如通过机械化学抛光)。
然后，如参考对于第一实施例的图13至图36所描述的，可以继续根据第三实施例的制造方法。
图37是可根据第二实施例的变型获得的电子组件201、202和203的垂直堆叠的横截面图。这里的衬底与图3的衬底相同。电子组件201、202和203中的每个包括：
-半导体材料纳米线120；
-覆盖纳米线120的中间部分的栅极绝缘体层150；
-在纳米线120的中间部分中形成在该纳米线的相对侧面附近的量子点21和22。
介电材料硬掩模140被形成在组件201的栅极绝缘体150上。介电材料纳米线142被插入在组件201的栅极绝缘体和组件202的栅极绝缘体之间。另一介电材料纳米线被插入在组件202的栅极绝缘体和组件203的栅极绝缘体之间。介电材料纳米线具有与覆盖有栅极绝缘体的纳米线120相同的宽度。因此，介电材料纳米线(以及硬掩模140)的侧面与栅极绝缘体层的侧面对齐。
在纳米线120的中间部分中，在该电子组件201至203的堆叠的整个高度上，在该堆叠的两侧上布置了控制栅极131和132。栅极131和132在此没有延伸到栅极绝缘体和纳米线120上。
这种配置使得对于给定的衬底面积增加了量子点的密度。
图38是可根据第一实施例的变型获得的电子组件201、202和203的垂直堆叠的横截面图。这里的衬底与图2的衬底相同。电子组件201、202和203中的每个包括：
-半导体材料纳米线120；
-覆盖纳米线120的中间部分的栅极绝缘体层150；
-在纳米线120的中间部分中形成在脊附近的量子点21至24。
介电材料硬掩模140被形成在组件201的栅极绝缘体150上，并且比该栅极绝缘体150更窄。介电材料纳米线142被插入在组件201的栅极绝缘体和组件202的栅极绝缘体之间，并且比其栅极绝缘体更窄。另一介电材料纳米线被插入在组件202的栅极绝缘体和组件203的栅极绝缘体之间，并且比其栅极绝缘体更窄。因此，介电材料纳米线的侧面相对于栅极绝缘体层的侧面是缩回的(方向Y)。
在纳米线120的中间部分中，在该电子组件201至203的堆叠的整个高度上，在该堆叠的两侧上布置了控制栅极131和132。栅极131和132在这里延伸到栅极绝缘体和纳米线120上。利用控制栅极131和132的这种配置，可以对每个电子组件201至203的四个量子点进行控制。
这种配置使得能够对于给定的衬底面积增加了量子点的密度。
在描述和说明的示例中，使用绝缘体上硅型衬底。显然，本发明也适用于大块(英语中为Bulk)衬底。
在制造方法的不同示例中，栅极绝缘体层150有利地由单个介电材料层构成，有利地由均质介电材料制成的单层构成。还可以设想栅极绝缘体层150是通过介电材料层和界面层的叠加由两个步骤形成。有利地，栅极绝缘体层150不包括氮化物，也不包括氮化物层和另一介电层的叠加。
Claims (10)
1.一种用于制造具有双量子点和双栅极的电子组件(2)的方法，所述方法包括提供衬底，所述衬底被半导体材料层(12)与在所述半导体材料层上方形成的介电材料层(14)的堆叠覆盖，所述方法包括以下步骤：
-在所述介电材料层上形成掩模；
-根据所述掩模的图案蚀刻介电材料层(14)和半导体材料层(12)，以形成半导体纳米线(120)与介电硬掩模(140)的堆叠；
-相对于所述半导体纳米线(120)选择性地部分蚀刻介电硬掩模(140)的宽度；
-在所述纳米线的两侧上形成栅极绝缘体(150)的侧面(152)；
-在整个晶圆上沉积栅极材料；
-实施平坦化，直到到达所述介电硬掩模(140)，以在所述纳米线的两侧上形成彼此电隔离的第一栅极(131)和第二栅极(132)。
2.根据权利要求1所述的制造方法，其中，实施所述部分蚀刻，使得所述介电硬掩模(140)在两侧上具有相对于纳米线(120)的至少2nm的缩回。
3.根据权利要求2所述的制造方法，其中，实施所述部分蚀刻，以使所述介电硬掩模(140)的宽度减小至少2nm。
4.根据权利要求1或2所述的制造方法，其中，所述部分蚀刻使得介电硬掩模(140)和半导体纳米线(120)的堆叠相对于包括这些纳米线的纵向方向的垂直平面不对称。
5.根据权利要求1或2所述的制造方法，其中，所述半导体纳米线(120)由硅合金形成，所述方法包括在沉积介电材料层(14)之前通过对所述半导体材料层(12)的上部进行热氧化来形成热氧化物层的步骤。
6.根据权利要求1或2所述的制造方法，其中，所述半导体纳米线(120)由硅合金形成，其中形成栅极绝缘体(150)的侧面(152)的步骤包括在沉积栅极材料之前通过对半导体纳米线(120)的边缘进行热氧化来形成热氧化物层的步骤。
7.根据权利要求1或2所述的制造方法，其中，所提供的所述半导体材料层(12)被设置在绝缘体上硅衬底上。
8.根据权利要求7所述的制造方法，所述方法包括将极化电路电连接到所述绝缘体上硅衬底的步骤。
9.根据权利要求1或2所述的制造方法，其中，所沉积的所述栅极材料包括掺杂的多晶硅。
10.根据权利要求1或2所述的制造方法，其中，所形成的所述半导体纳米线(120)的宽度为8至30nm。
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