JPH0562474B2 - - Google Patents
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- JPH0562474B2 JPH0562474B2 JP59077563A JP7756384A JPH0562474B2 JP H0562474 B2 JPH0562474 B2 JP H0562474B2 JP 59077563 A JP59077563 A JP 59077563A JP 7756384 A JP7756384 A JP 7756384A JP H0562474 B2 JPH0562474 B2 JP H0562474B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は超電導スイツチングデバイスに係り、
特に半導体と超電導金属との界面に流れる超電導
電流を制御電極を使つて制御する３端子超電導ス
イツチングデバイスに関する。
特に半導体と超電導金属との界面に流れる超電導
電流を制御電極を使つて制御する３端子超電導ス
イツチングデバイスに関する。
超電導スイツチングデバイスは当技術分野では
周知であり、ジヨセフソンデバイス、クイトロン
デバイス（Quiteron）等により代表される。ジ
ヨセフソンデバイスは非常に薄いトンネル障壁に
よつて隔てられた２つの超電導体の間に零電圧の
電流が流れるもので、このデバイスを通る電流を
増加させること、又はデバイスに磁場を印加する
ことによつて、このデバイスでを超電導状態から
電圧状態にスイツチさせることができる。しかし
このデバイスは回路の利得が２程度と小さく、回
路全体に動作余裕を十分に確保できない欠点があ
る。
周知であり、ジヨセフソンデバイス、クイトロン
デバイス（Quiteron）等により代表される。ジ
ヨセフソンデバイスは非常に薄いトンネル障壁に
よつて隔てられた２つの超電導体の間に零電圧の
電流が流れるもので、このデバイスを通る電流を
増加させること、又はデバイスに磁場を印加する
ことによつて、このデバイスでを超電導状態から
電圧状態にスイツチさせることができる。しかし
このデバイスは回路の利得が２程度と小さく、回
路全体に動作余裕を十分に確保できない欠点があ
る。
一方、クイトロンデバイスは２枚の非常に薄い
トンネル障壁によつて隔てられた３つの超電導体
からなる制御電極を有する３端子スイツチングデ
バイスであつて、真中の超電導体に大量の準粒子
を注入して、その超電導体のギヤツプエネルギを
減少させて当該デバイスに流れる電流を変化させ
るものである。なお、このデバイスは特開昭57−
12575号に詳細に開示されている。しかし、この
デバイスは超電導体中の準粒子の緩和時間が遅
く、スイツチングデバイスとして速度が遅い欠点
がある。
トンネル障壁によつて隔てられた３つの超電導体
からなる制御電極を有する３端子スイツチングデ
バイスであつて、真中の超電導体に大量の準粒子
を注入して、その超電導体のギヤツプエネルギを
減少させて当該デバイスに流れる電流を変化させ
るものである。なお、このデバイスは特開昭57−
12575号に詳細に開示されている。しかし、この
デバイスは超電導体中の準粒子の緩和時間が遅
く、スイツチングデバイスとして速度が遅い欠点
がある。
他のスイツチングデバイスとしてハイブリツド
ジヨセフソン電界効果トランジスタ（以下
JOFET）が提案されている。JOFETについては
T.D.Clark他J.Appl.Phys.51（５）2736〜2743に記
載されている。JOFETは半導体（常電導体）と
超電導体とが接合された構造を有している。超電
導体中の電子対すなわちクーパ対は半導体中にコ
ヒーレント距離に相当する深さだけしみ出す。こ
の半導体にしみ出したクーパ対を半導体の面内方
向に移動させるのがJOFETの原理である。この
JOFETではゲート電極からクーパ対が供給され
るため、電流利得が１を超えることができない。
そのため回路利得が小さい欠点がある。このよう
に、上記のような従来のスイツチングデバイスで
は、いまだ回路利得及び速度の点で満足のいくも
のがないのが実情である。
ジヨセフソン電界効果トランジスタ（以下
JOFET）が提案されている。JOFETについては
T.D.Clark他J.Appl.Phys.51（５）2736〜2743に記
載されている。JOFETは半導体（常電導体）と
超電導体とが接合された構造を有している。超電
導体中の電子対すなわちクーパ対は半導体中にコ
ヒーレント距離に相当する深さだけしみ出す。こ
の半導体にしみ出したクーパ対を半導体の面内方
向に移動させるのがJOFETの原理である。この
JOFETではゲート電極からクーパ対が供給され
るため、電流利得が１を超えることができない。
そのため回路利得が小さい欠点がある。このよう
に、上記のような従来のスイツチングデバイスで
は、いまだ回路利得及び速度の点で満足のいくも
のがないのが実情である。
本発明の目的は、入力信号に関して電圧駆動形
の、電流利得の大きい超電導３端子スイツチング
デバイスを提供することにより、回路利得の大き
な高速超電導スイツチング回路を得ることを可能
にすることにある。
の、電流利得の大きい超電導３端子スイツチング
デバイスを提供することにより、回路利得の大き
な高速超電導スイツチング回路を得ることを可能
にすることにある。
この目的を達成するために本発明は、半導体上
に超電導電極が設けられ、該超電導電極から半導
体中に注入されたクーパ対の流れを、該半導体に
設けた他の電極に加わる電気信号により制御する
ことを特徴とする。さらに詳しくは、この制御電
極に印加する電圧により半導体のチヤネル層の空
乏層の厚さを制御して半導体にしみ出したクーパ
対の数を制御し、該チヤネル層に流れる最大超電
導電流を制御するものである。
に超電導電極が設けられ、該超電導電極から半導
体中に注入されたクーパ対の流れを、該半導体に
設けた他の電極に加わる電気信号により制御する
ことを特徴とする。さらに詳しくは、この制御電
極に印加する電圧により半導体のチヤネル層の空
乏層の厚さを制御して半導体にしみ出したクーパ
対の数を制御し、該チヤネル層に流れる最大超電
導電流を制御するものである。
第１図に本発明の第１の実施例を示す。不純物
1015cm-3のシリコン基板１００にＰ形埋込み電極
１０４が形成してあり、また不純物（ヒ素あるい
はリン）を1018〜1020cm-3導入して深さ0.1〜0.15μ
ｍのＮ形チヤネル層１０１が形成してある。この
Ｐ形埋込み電極１０４とＮ形チヤネル層１０１は
PN接合１１０を介して接触している。Ｎ形チヤ
ネル層１０１の端部には蒸着により形成された第
１、第２の超電導電極１０２，１０３が設けられ
該電極とＮ形チヤネル層１０１との間には第１、
第２の接合１２０，１３０が設けてある。なお、
２つの超電導電極１０２，１０３の間隔Ｌは狭く
（0.3μｍ）、該２つの電極は超電導状態で弱結合し
ている。また、この第１、第２の接合１２０，１
３０はシヨツトキーバリアを構成しており、この
シヨツトキーバリアの厚さは非常に薄く、電子は
トンネル現象により通過できる。Ｐ形埋込み電極
１０４はゲート端子１０７に接続され、第１、第
２超電導電極１０２，１０３は各々ソース端子１
０５、ドレイン端子１０６に接続されている。
1015cm-3のシリコン基板１００にＰ形埋込み電極
１０４が形成してあり、また不純物（ヒ素あるい
はリン）を1018〜1020cm-3導入して深さ0.1〜0.15μ
ｍのＮ形チヤネル層１０１が形成してある。この
Ｐ形埋込み電極１０４とＮ形チヤネル層１０１は
PN接合１１０を介して接触している。Ｎ形チヤ
ネル層１０１の端部には蒸着により形成された第
１、第２の超電導電極１０２，１０３が設けられ
該電極とＮ形チヤネル層１０１との間には第１、
第２の接合１２０，１３０が設けてある。なお、
２つの超電導電極１０２，１０３の間隔Ｌは狭く
（0.3μｍ）、該２つの電極は超電導状態で弱結合し
ている。また、この第１、第２の接合１２０，１
３０はシヨツトキーバリアを構成しており、この
シヨツトキーバリアの厚さは非常に薄く、電子は
トンネル現象により通過できる。Ｐ形埋込み電極
１０４はゲート端子１０７に接続され、第１、第
２超電導電極１０２，１０３は各々ソース端子１
０５、ドレイン端子１０６に接続されている。
このような構成の第１図に示したスイツチング
デバイスの動作を第２図を用いて説明する。Ｎ形
チヤネル層１０１には第１の超電導電極１０２か
ら第１のシヨツトキ接合１２０を介してクーパ対
２００が供給される。同様に、Ｎ形チヤネル層１
０１には第２の超電導電極１０３から第２のシヨ
ツトキ接合１３０を介してクーパ対１８０が供給
される。２つの超電導電極の間隔Ｌは前述のよう
に例えば0.3μｍと非常に狭く、２つの超電導電極
は弱結合しているためその間に超電導電流が流れ
る。２つの電極に流れうる最大超電導電流Inは(1)
式で表わされる。
デバイスの動作を第２図を用いて説明する。Ｎ形
チヤネル層１０１には第１の超電導電極１０２か
ら第１のシヨツトキ接合１２０を介してクーパ対
２００が供給される。同様に、Ｎ形チヤネル層１
０１には第２の超電導電極１０３から第２のシヨ
ツトキ接合１３０を介してクーパ対１８０が供給
される。２つの超電導電極の間隔Ｌは前述のよう
に例えば0.3μｍと非常に狭く、２つの超電導電極
は弱結合しているためその間に超電導電流が流れ
る。２つの電極に流れうる最大超電導電流Inは(1)
式で表わされる。
In＝4πΔ／2eRN ……(1)
ここでΔは超電導電極１０２，１０３の超電導
金属のギヤツプ・エネルギー（mV）、RNはＮ形
チヤネル層１０１の常電導体抵抗（Ω）である。
この常電導抵抗RNはＰ形埋込み電極１０４に印
加する電圧により制御される。前述のように、Ｐ
形埋込み電極１０４とＮ形チヤネル層１０１とは
PN接合１１０を介して接触している。PN接合
１１０によりＮ形チヤネル層１０１には空乏層１
１１が広がつているが、この空乏層１１１の厚さ
はＰ形埋込み電極１０４に印加する電圧により変
化する。すなわち、例えばPN接合１１０に印加
した逆バイアス電圧を増加すると、空乏層１１１
の厚さは増加する。このため、実効的なＮ形チヤ
ネル層１０１の厚さは減少し、Ｎ形チヤネル層１
０１の常電導抵抗RNは増加する。このため、(1)
式より明らかなように、２つの超電導電極１０
２，１０３間に流れる最大超電導電流は減少す
る。以上の説明により、Ｐ形埋込み電極１０４に
印加する電圧により、２つの超電導電極１０２，
１０３に流れうる最大超電導電流を制御できるこ
とは明らかである。
金属のギヤツプ・エネルギー（mV）、RNはＮ形
チヤネル層１０１の常電導体抵抗（Ω）である。
この常電導抵抗RNはＰ形埋込み電極１０４に印
加する電圧により制御される。前述のように、Ｐ
形埋込み電極１０４とＮ形チヤネル層１０１とは
PN接合１１０を介して接触している。PN接合
１１０によりＮ形チヤネル層１０１には空乏層１
１１が広がつているが、この空乏層１１１の厚さ
はＰ形埋込み電極１０４に印加する電圧により変
化する。すなわち、例えばPN接合１１０に印加
した逆バイアス電圧を増加すると、空乏層１１１
の厚さは増加する。このため、実効的なＮ形チヤ
ネル層１０１の厚さは減少し、Ｎ形チヤネル層１
０１の常電導抵抗RNは増加する。このため、(1)
式より明らかなように、２つの超電導電極１０
２，１０３間に流れる最大超電導電流は減少す
る。以上の説明により、Ｐ形埋込み電極１０４に
印加する電圧により、２つの超電導電極１０２，
１０３に流れうる最大超電導電流を制御できるこ
とは明らかである。
本実施例によれば、ゲートであるＰ形埋込み電
極１０４は、PN接合１１０でＮ形チヤネル層１
０１と分離されている。そのため、ゲートである
Ｐ形埋込み電極１０４に信号電流が流れることは
なく、第１図に示すデバイスは入力信号に関し電
圧で駆動されるデバイスである。第１図に示した
実施例はＰ形埋込み電極とＮ形チヤネル層の組合
せであるが、Ｎ形埋込み電極とＰ形チヤネル層の
組合せでも本発明が実施できることはいうまでも
ない。
極１０４は、PN接合１１０でＮ形チヤネル層１
０１と分離されている。そのため、ゲートである
Ｐ形埋込み電極１０４に信号電流が流れることは
なく、第１図に示すデバイスは入力信号に関し電
圧で駆動されるデバイスである。第１図に示した
実施例はＰ形埋込み電極とＮ形チヤネル層の組合
せであるが、Ｎ形埋込み電極とＰ形チヤネル層の
組合せでも本発明が実施できることはいうまでも
ない。
第３図に本発明の第２の実施例を示す。第１の
実施例と同様に、シリコン基板１００にＰ形埋込
み電極１０４とＮ形チヤネル層１０１とが形成し
てある。Ｐ形埋込み電極１０４とＮ形チヤネル層
１０１とはPN接合１１０を介して接触してい
る。Ｎ形チヤネル層１０１の表面には、蒸着によ
り形成された厚さ0.2〜1μｍの超電導電極２２０
がシヨツトキーバリア２２１を介して接触してい
る。Ｎ形チヤネル層１０１の両端部は第１、第２
の電極２０２，２０３と、不純物1020〜1021cm-3
のＮ形コンタクト層２１２，２１３を介してオー
ミツク接触をしている。各電極は絶縁層２１１
（例えばSiO、SiO2層他）によりシリコン基板１
００、チヤネル層１０１と接触しないように分離
されている。Ｐ形埋込み電極１０４はゲート端子
１０７に接続され、第１、第２の電極２０２，２
０３は各々ソース端子１０５、ドレイン端子１０
６に接続されている。
実施例と同様に、シリコン基板１００にＰ形埋込
み電極１０４とＮ形チヤネル層１０１とが形成し
てある。Ｐ形埋込み電極１０４とＮ形チヤネル層
１０１とはPN接合１１０を介して接触してい
る。Ｎ形チヤネル層１０１の表面には、蒸着によ
り形成された厚さ0.2〜1μｍの超電導電極２２０
がシヨツトキーバリア２２１を介して接触してい
る。Ｎ形チヤネル層１０１の両端部は第１、第２
の電極２０２，２０３と、不純物1020〜1021cm-3
のＮ形コンタクト層２１２，２１３を介してオー
ミツク接触をしている。各電極は絶縁層２１１
（例えばSiO、SiO2層他）によりシリコン基板１
００、チヤネル層１０１と接触しないように分離
されている。Ｐ形埋込み電極１０４はゲート端子
１０７に接続され、第１、第２の電極２０２，２
０３は各々ソース端子１０５、ドレイン端子１０
６に接続されている。
第３図に示したスイツチングデバイスの動作を
第４図を用いて説明する。Ｎ形チヤネル層１０１
には超電導電極２２０からシヨツトキーバリア２
２１を介してクーパ対２００がしみ出す。クーパ
対２００は半導体中にコヒーレント距離（１〜
0.1μｍ）に相当する深さに拡がり、このクーパ対
２００は半導体の横方向に移動し、２つの電極２
０２，２０３の間に超電導電流が流れる。このＮ
形チヤネル層１０１に流れる最大超電導電流は上
記(1)式で表わされる。Ｎ形チヤネル層１０１の常
電導抵抗RNはＰ形埋込み層１０４に印加する電
圧によつて制御できる。この動作原理は第１の実
施例で説明したものと同様である。
第４図を用いて説明する。Ｎ形チヤネル層１０１
には超電導電極２２０からシヨツトキーバリア２
２１を介してクーパ対２００がしみ出す。クーパ
対２００は半導体中にコヒーレント距離（１〜
0.1μｍ）に相当する深さに拡がり、このクーパ対
２００は半導体の横方向に移動し、２つの電極２
０２，２０３の間に超電導電流が流れる。このＮ
形チヤネル層１０１に流れる最大超電導電流は上
記(1)式で表わされる。Ｎ形チヤネル層１０１の常
電導抵抗RNはＰ形埋込み層１０４に印加する電
圧によつて制御できる。この動作原理は第１の実
施例で説明したものと同様である。
第３図に示した実施例の動作を第５図、第６図
を用いてエネルギ帯構造から説明する。第５図、
第６図は第４図のＡ−A′位置におけるエネルギ
帯構造を示す図で、第５図はＰ形埋込み電極１０
４に電圧を印加しない場合、第６図はＰ形埋込み
電極１０４にPN接合１１０に逆バイアスになる
ように電圧を印加した場合である。第５図の電圧
を印加しない場合においては、超電導電極２２
０、Ｎ形チヤネル層１０１及びＰ形埋込み電極１
０４のフエルミ準位EFは一致する。Ｎ形チヤネ
ル層１０１には1019cm-3程度の高濃度の不純物を
ドープしてあるので、Ｎ形チヤネル層１０１のフ
エルミ準位は電導対の下端より100〜200ｍＶ上が
つた所にある。なお、シヨツトキーバリア２２１
の厚さは10〜20Åと極めて薄く電子は自由に通過
できる。そのため、超電導電極２２０のクーパ対
２００はシヨツトキーバリア２２１を通過してＮ
形チヤネル層１０１にしみ出す。Ｎ形チヤネル層
１０１にはシヨツトキーバリア２２１とPN接合
１１０によりエネルギの谷間ができている。Ｎ形
チヤネル層１０１にしみ出したクーパ対２００は
このエネルギの谷間に蓄積される。この蓄積され
たクーパ対が半導体横方向に移動し、超電導電流
となる。
を用いてエネルギ帯構造から説明する。第５図、
第６図は第４図のＡ−A′位置におけるエネルギ
帯構造を示す図で、第５図はＰ形埋込み電極１０
４に電圧を印加しない場合、第６図はＰ形埋込み
電極１０４にPN接合１１０に逆バイアスになる
ように電圧を印加した場合である。第５図の電圧
を印加しない場合においては、超電導電極２２
０、Ｎ形チヤネル層１０１及びＰ形埋込み電極１
０４のフエルミ準位EFは一致する。Ｎ形チヤネ
ル層１０１には1019cm-3程度の高濃度の不純物を
ドープしてあるので、Ｎ形チヤネル層１０１のフ
エルミ準位は電導対の下端より100〜200ｍＶ上が
つた所にある。なお、シヨツトキーバリア２２１
の厚さは10〜20Åと極めて薄く電子は自由に通過
できる。そのため、超電導電極２２０のクーパ対
２００はシヨツトキーバリア２２１を通過してＮ
形チヤネル層１０１にしみ出す。Ｎ形チヤネル層
１０１にはシヨツトキーバリア２２１とPN接合
１１０によりエネルギの谷間ができている。Ｎ形
チヤネル層１０１にしみ出したクーパ対２００は
このエネルギの谷間に蓄積される。この蓄積され
たクーパ対が半導体横方向に移動し、超電導電流
となる。
一方、第６図に示す如く、Ｐ形埋込み電極１０
４に逆バイアス電圧を印加するとPN接合１１０
の空乏層の厚さが増大し、クーパ対が蓄積される
エネルギの谷間が小さくなる。そのため、蓄積さ
れたクーパ対の量が少なくなり最大超電導電流は
減少する。以上の説明によりＰ形埋込み電極１０
４に印加する電圧により２つの電極２０２，２０
３に流れ得る最大超電導電流を制御できることは
明らかである。
４に逆バイアス電圧を印加するとPN接合１１０
の空乏層の厚さが増大し、クーパ対が蓄積される
エネルギの谷間が小さくなる。そのため、蓄積さ
れたクーパ対の量が少なくなり最大超電導電流は
減少する。以上の説明によりＰ形埋込み電極１０
４に印加する電圧により２つの電極２０２，２０
３に流れ得る最大超電導電流を制御できることは
明らかである。
本実施例によれば、ゲートであるＰ形埋込み電
極１０４はPN接合１１０でＮ形チヤネル層１０
１と分離されている。そのため、ゲートであるＰ
形埋込み電極１０４に信号電流が流れることはな
く、第３図に示したデバイスは入力信号に関し電
圧で駆動されるデバイスであることは明らかであ
る。
極１０４はPN接合１１０でＮ形チヤネル層１０
１と分離されている。そのため、ゲートであるＰ
形埋込み電極１０４に信号電流が流れることはな
く、第３図に示したデバイスは入力信号に関し電
圧で駆動されるデバイスであることは明らかであ
る。
なお、第３図に示した実施例はＰ形埋込み電極
とＮ形チヤネル層の組合せであつたが、Ｎ形埋込
み電極とＰ形チヤネル層の組合せでも本発明が実
施できることはいうまでもない。
とＮ形チヤネル層の組合せであつたが、Ｎ形埋込
み電極とＰ形チヤネル層の組合せでも本発明が実
施できることはいうまでもない。
さらに、上記実施例において超電導電極２２０
の電位を変えることによりＮ形チヤネル層１０１
にしみ出すクーパ対の量が変わる。このため超電
導電極２２０をスイツチングデバイスのオフセツ
ト電極として使えることは明らかである。
の電位を変えることによりＮ形チヤネル層１０１
にしみ出すクーパ対の量が変わる。このため超電
導電極２２０をスイツチングデバイスのオフセツ
ト電極として使えることは明らかである。
また、上記２つの実施例では基板としてシリコ
ンを用いたが、ゲルマニウム、ガリウム−ヒ素、
インジウム−アンチモン、インジウム−ヒ素等を
用いてもよく、超電導電極の材料としては鉛、ニ
オブ、インジウムの化合物あるいは単体を用いる
ことができることはいうまでもない。
ンを用いたが、ゲルマニウム、ガリウム−ヒ素、
インジウム−アンチモン、インジウム−ヒ素等を
用いてもよく、超電導電極の材料としては鉛、ニ
オブ、インジウムの化合物あるいは単体を用いる
ことができることはいうまでもない。
また、ゲートあるいはソース・ドレインにかけ
る電圧としては例えば０〜10ｍＶ、流れる電流と
しては例えばゲート幅が10μｍの場合100μAであ
る。
る電圧としては例えば０〜10ｍＶ、流れる電流と
しては例えばゲート幅が10μｍの場合100μAであ
る。
次に、本発明において電圧利得が向上する理由
を説明する。従来技術によるClarkの提案するセ
ルにおいて、該セルに供給されたクーパ対がチヤ
ネル内を移動する。なお、回路的にこの動作を見
ると以下のようになる。すなわち、入力信号電圧
が変化すると、それに相当する入力信号電流がチ
ヤネル内に流れ込み、これがドレイン電極に流れ
込むことになる。つまり、入力信号と同量の電流
が出力電流として得られることになる。これは回
路の入力インピーダンスが小さいことを意味して
いる。この回路では回路の利得、特に電流利得が
得られないことは明らかである。一方、本発明に
よるデバイスではクーパ対はゲート電極と異なる
電極から供給される構造である。ゲート電極とチ
ヤネルは例えばPN接合で絶縁されている。この
ため入力信号電圧が変化してもゲート電極には電
流が流れ込むことはない。回路的にみれば、本発
明によるデバイスはゲート電極が絶縁されてお
り、入力電圧が変化しても入力電流が流れない、
入力インピーダンスの高いデバイスである。した
がつて、本発明のデバイスを使つた回路において
は、特に電流利得を大きくすることができ、ひい
ては電圧利得を大きくすることができる。
を説明する。従来技術によるClarkの提案するセ
ルにおいて、該セルに供給されたクーパ対がチヤ
ネル内を移動する。なお、回路的にこの動作を見
ると以下のようになる。すなわち、入力信号電圧
が変化すると、それに相当する入力信号電流がチ
ヤネル内に流れ込み、これがドレイン電極に流れ
込むことになる。つまり、入力信号と同量の電流
が出力電流として得られることになる。これは回
路の入力インピーダンスが小さいことを意味して
いる。この回路では回路の利得、特に電流利得が
得られないことは明らかである。一方、本発明に
よるデバイスではクーパ対はゲート電極と異なる
電極から供給される構造である。ゲート電極とチ
ヤネルは例えばPN接合で絶縁されている。この
ため入力信号電圧が変化してもゲート電極には電
流が流れ込むことはない。回路的にみれば、本発
明によるデバイスはゲート電極が絶縁されてお
り、入力電圧が変化しても入力電流が流れない、
入力インピーダンスの高いデバイスである。した
がつて、本発明のデバイスを使つた回路において
は、特に電流利得を大きくすることができ、ひい
ては電圧利得を大きくすることができる。
ところで、本発明による超電導スイツチング素
子は、他の超電導スイツチング素子、例えばクイ
トロン、ジヨセフソン素子や、超電導配線（超電
導電送線路を含む）と混在させて使うことができ
る。超電導配線は配線に流す電流による電圧降下
がないため、小信号電圧振幅の高速回路には必要
不可欠である。これはシリコン半導体に代表され
る従来の半導体技術にはないものである。ジヨセ
フソン素子は最も高速なスイツチング素子であ
る。本発明による超電導スイツチング素子はジヨ
セフソン素子と混在させて動作させることがで
き、ジヨセフソン素子の性能をより引き出すこと
ができる。第７図に本発明による超電導スイツチ
ング素子とジヨセフソン素子とを混在させて使つ
た例を示す。ジヨセフソン素子については
Anacker他“Josephson Computer
Technology”IBM Ｒ＆Ｄ vol124 No.２
（1980）に詳しく記載されている。第７図の例は
ジヨセフソン素子９００と本発明による超電導ス
イツチング素子９１０とを並列に接続した回路に
定電流源９２０を接続した構成である。ジヨセフ
ソン素子は電圧状態にあると、ジヨセフソン素子
に流れる電流を一定量以下にしないと超電導状態
に遷移しない、いわゆるラツチングモードで動作
する。従来においては電圧状態にあるジヨセフソ
ン素子を超電導状態に遷移するために電源電圧を
落とす、いわゆる交流電源方式の回路が提案され
ていた。この方式の回路は交流電源の周波数がク
ロツク周波数となる。高周波の交流電源では回路
間のクロストーク雑音が多いため高速動作させる
には限界があつた。第７図に示す回路においては
ジヨセフソン素子９００を電圧状態から超電導状
態に遷移させるのに、並列に接続された本発明に
よる超電導スイツチング回路をスイツチさせる原
理に基づく、直流電源で駆動されるスイツチング
回路である。
子は、他の超電導スイツチング素子、例えばクイ
トロン、ジヨセフソン素子や、超電導配線（超電
導電送線路を含む）と混在させて使うことができ
る。超電導配線は配線に流す電流による電圧降下
がないため、小信号電圧振幅の高速回路には必要
不可欠である。これはシリコン半導体に代表され
る従来の半導体技術にはないものである。ジヨセ
フソン素子は最も高速なスイツチング素子であ
る。本発明による超電導スイツチング素子はジヨ
セフソン素子と混在させて動作させることがで
き、ジヨセフソン素子の性能をより引き出すこと
ができる。第７図に本発明による超電導スイツチ
ング素子とジヨセフソン素子とを混在させて使つ
た例を示す。ジヨセフソン素子については
Anacker他“Josephson Computer
Technology”IBM Ｒ＆Ｄ vol124 No.２
（1980）に詳しく記載されている。第７図の例は
ジヨセフソン素子９００と本発明による超電導ス
イツチング素子９１０とを並列に接続した回路に
定電流源９２０を接続した構成である。ジヨセフ
ソン素子は電圧状態にあると、ジヨセフソン素子
に流れる電流を一定量以下にしないと超電導状態
に遷移しない、いわゆるラツチングモードで動作
する。従来においては電圧状態にあるジヨセフソ
ン素子を超電導状態に遷移するために電源電圧を
落とす、いわゆる交流電源方式の回路が提案され
ていた。この方式の回路は交流電源の周波数がク
ロツク周波数となる。高周波の交流電源では回路
間のクロストーク雑音が多いため高速動作させる
には限界があつた。第７図に示す回路においては
ジヨセフソン素子９００を電圧状態から超電導状
態に遷移させるのに、並列に接続された本発明に
よる超電導スイツチング回路をスイツチさせる原
理に基づく、直流電源で駆動されるスイツチング
回路である。
以下に第７図に示す回路の動作を説明する。ジ
ヨセフソン素子９００が超電導状態にあるとき
は、定電流源９２０の電流は全てジヨセフソン素
子９００に流れ込む。この状態でジヨセフソン素
子９００の入力線９０１に電流を流し、ジヨセフ
ソン素子を電圧状態に遷移させる。ジヨセフソン
素子が電圧状態にあるときに本発明による超電導
スイツチング素子９１０の入力端子９１１の電圧
を上げると、超電導スイツチング素子９１０に電
流が流れ込み、ジヨセフソン素子９００に流れて
いた電流が減少し、ジヨセフソン素子９００は超
電導状態に遷移する。第７図の回路は直流電源で
駆動され、従来のジヨセフソン技術で問題となつ
た交流電源を使わないため、システムを高速動作
させることが可能である。第７図の例から本発明
による超電導デバイスとジヨセフソン素子を混在
させて回路を構成することができ、ジヨセフソン
素子の性能を十分に引き出すことができることは
明らかである。
ヨセフソン素子９００が超電導状態にあるとき
は、定電流源９２０の電流は全てジヨセフソン素
子９００に流れ込む。この状態でジヨセフソン素
子９００の入力線９０１に電流を流し、ジヨセフ
ソン素子を電圧状態に遷移させる。ジヨセフソン
素子が電圧状態にあるときに本発明による超電導
スイツチング素子９１０の入力端子９１１の電圧
を上げると、超電導スイツチング素子９１０に電
流が流れ込み、ジヨセフソン素子９００に流れて
いた電流が減少し、ジヨセフソン素子９００は超
電導状態に遷移する。第７図の回路は直流電源で
駆動され、従来のジヨセフソン技術で問題となつ
た交流電源を使わないため、システムを高速動作
させることが可能である。第７図の例から本発明
による超電導デバイスとジヨセフソン素子を混在
させて回路を構成することができ、ジヨセフソン
素子の性能を十分に引き出すことができることは
明らかである。
以上説明してきたように、本発明は半導体上に
超電導電極を設け、該超電導電極から半導体中に
注入された電子対の流れを、該半導体に設けた他
の電極に加わる電気信号により制御することによ
り、入力信号に関し電圧で駆動されるスイツチン
グデバイスを実現することができる。このため、
本発明により回路利得の大きな高速超電導スイツ
チング回路を得ることが可能となつた。また、本
発明の超電導スイツチングデバイスを用いれば、
超電導配線も可能であるので、配線の抵抗成分を
無視することができ、またジヨセフソン接合素子
で作つた高速デジタル回路と同じチツプ上に混在
させることができる。したがつて、本超電導スイ
ツチングデバイスを用いて超高速の計算機システ
ムを構成することもできる。このように本発明の
効果は顕著である。
超電導電極を設け、該超電導電極から半導体中に
注入された電子対の流れを、該半導体に設けた他
の電極に加わる電気信号により制御することによ
り、入力信号に関し電圧で駆動されるスイツチン
グデバイスを実現することができる。このため、
本発明により回路利得の大きな高速超電導スイツ
チング回路を得ることが可能となつた。また、本
発明の超電導スイツチングデバイスを用いれば、
超電導配線も可能であるので、配線の抵抗成分を
無視することができ、またジヨセフソン接合素子
で作つた高速デジタル回路と同じチツプ上に混在
させることができる。したがつて、本超電導スイ
ツチングデバイスを用いて超高速の計算機システ
ムを構成することもできる。このように本発明の
効果は顕著である。
第１図は本発明の第１の実施例を示す図、第２
図は第１の実施例の動作説明図、第３図は本発明
の第２の実施例を示す図、第４図は第２の実施例
の動作説明図、第５図、第６図は第２の実施例の
デバイスのエネルギ帯構造図、第７図は本発明に
よる超電導スイツチング素子とジヨセフソン素子
とを混在させて使つた例を示す回路図である。 １００……半導体基板、１０１……チヤネル
層、１０２，１０３，２２０……超電導電極、１
０４……埋込み電極、１２０，１３０，２２１…
…シヨツトキーバリア、１１０……PN接合、１
１１……空乏層、１８０，２００……クーパ対、
２０２，２０３……電極、２１１……絶縁膜、２
１２，２１３……コンタクト層、９００……ジヨ
セフソンデバイス、９１０……超電導スイツチン
グデバイス、９２０……定電流源。
図は第１の実施例の動作説明図、第３図は本発明
の第２の実施例を示す図、第４図は第２の実施例
の動作説明図、第５図、第６図は第２の実施例の
デバイスのエネルギ帯構造図、第７図は本発明に
よる超電導スイツチング素子とジヨセフソン素子
とを混在させて使つた例を示す回路図である。 １００……半導体基板、１０１……チヤネル
層、１０２，１０３，２２０……超電導電極、１
０４……埋込み電極、１２０，１３０，２２１…
…シヨツトキーバリア、１１０……PN接合、１
１１……空乏層、１８０，２００……クーパ対、
２０２，２０３……電極、２１１……絶縁膜、２
１２，２１３……コンタクト層、９００……ジヨ
セフソンデバイス、９１０……超電導スイツチン
グデバイス、９２０……定電流源。
Claims (1)
- 【特許請求の範囲】 １ 常電導の半導体層と、前記半導体層の上に所
定の間隔を置いて形成した第１及び第２の超電導
電極と、前記第１及び第２の超電導電極の間の前
記半導体層の下に形成した制御電極とを含んでな
り、前記第１及び第２の超電導電極の下の前記半
導体層中にそれぞれソース及びドレイン領域が構
成され、前記第１及び第２の超電導電極から前記
半導体層中に注入された電子対の流れを、前記制
御電極に加える電気信号により制御し、前記第１
及び第２の超電導電極の間の前記半導体層中にチ
ヤネルが形成されるようになつていることを特徴
とする超電導スイツチングデバイス。 ２ 前記半導体層と前記制御電極とがPN接合を
介して接触していることを特徴とする特許請求の
範囲第１項記載の超電導スイツチングデバイス。 ３ 前記制御電極が前記半導体層の下の基板内に
埋め込んで形成されていることを特徴とする特許
請求の範囲第１項記載の超電導スイツチングデバ
イス。 ４ 常電導の半導体層と、前記半導体層の上に所
定の間隔を置いて形成した第１及び第２の超電導
電極と、前記第１及び第２の超電導電極の間の前
記半導体層の下に形成した制御電極とを含んでな
り、前記半導体層と前記制御電極とがPN接合を
介して接触しており、前記第１及び第２の超電導
電極の下の前記半導体層中にそれぞれソース及び
ドレイン領域が構成され、前記第１及び第２の超
電導電極から前記半導体層中に注入された電子対
の流れを、前記制御電極に加える電気信号により
制御し、前記第１及び第２の超電導電極の間の前
記半導体層中にチヤネルが形成されるようになつ
ていることを特徴とする超電導スイツチングデバ
イス。 ５ 常電導の半導体層と、前記半導体層の上に所
定の間隔を置いて形成した第１及び第２の超電導
電極と、前記第１及び第２の超電導電極の間の前
記半導体層の上に形成した第３の超電導電極と前
記第１及び第２の超電導電極の間の前記半導体層
の下に形成した制御電極とを含んでなり、前記第
１及び第２の超電導電極の下の前記半導体層中に
それぞれソース及びドレイン領域が構成され、前
記第１、第２、及び第３の超電導電極から前記半
導体層中に注入された電子対の流れを、前記制御
電極に加える電気信号により制御し、前記第１及
び第２の超電導電極の間の前記半導体層中にチヤ
ネルが形成されるようになつていることを特徴と
する超電導スイツチングデバイス。 ６ 前記半導体層と前記制御電極とがPN接合を
介して接触していることを特徴とする特許請求の
範囲第５項記載の超電導スイツチングデバイス。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077563A JPS60223175A (ja) | 1984-04-19 | 1984-04-19 | 超電導スイツチングデバイス |
| CA000479462A CA1229426A (en) | 1984-04-19 | 1985-04-18 | Superconducting device |
| DE3588114T DE3588114T2 (de) | 1984-04-19 | 1985-04-18 | Supraleitende Anordnung |
| EP85302732A EP0160456B1 (en) | 1984-04-19 | 1985-04-18 | Superconducting device |
| US07/201,332 US4888629A (en) | 1984-04-19 | 1988-05-31 | Superconducting device |
| US07/439,809 US5160983A (en) | 1984-04-19 | 1989-11-21 | Superconducting device |
| US07/925,122 US5311037A (en) | 1984-04-19 | 1992-08-06 | Superconducting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077563A JPS60223175A (ja) | 1984-04-19 | 1984-04-19 | 超電導スイツチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223175A JPS60223175A (ja) | 1985-11-07 |
| JPH0562474B2 true JPH0562474B2 (ja) | 1993-09-08 |
Family
ID=13637478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077563A Granted JPS60223175A (ja) | 1984-04-19 | 1984-04-19 | 超電導スイツチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728863U (ja) * | 1993-11-17 | 1995-05-30 | 東海技研株式会社 | 包装部材 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624256B2 (ja) * | 1987-03-13 | 1994-03-30 | 株式会社半導体エネルギ−研究所 | 超電導素子 |
| JPH0624257B2 (ja) * | 1987-03-18 | 1994-03-30 | 株式会社半導体エネルギ−研究所 | 超電導素子 |
| JPH0634418B2 (ja) * | 1987-09-07 | 1994-05-02 | 株式会社半導体エネルギー研究所 | 超電導素子の作製方法 |
| JPH0634419B2 (ja) * | 1987-09-16 | 1994-05-02 | 株式会社半導体エネルギー研究所 | 超伝導装置の作製方法 |
| JPS63261768A (ja) * | 1987-04-18 | 1988-10-28 | Semiconductor Energy Lab Co Ltd | 超電導素子の作製方法 |
| JPS63262878A (ja) * | 1987-04-20 | 1988-10-31 | Semiconductor Energy Lab Co Ltd | 超電導素子の作製方法 |
| JPH0634413B2 (ja) * | 1987-09-16 | 1994-05-02 | 株式会社半導体エネルギー研究所 | 超伝導装置 |
-
1984
- 1984-04-19 JP JP59077563A patent/JPS60223175A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728863U (ja) * | 1993-11-17 | 1995-05-30 | 東海技研株式会社 | 包装部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223175A (ja) | 1985-11-07 |
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