JPH046111B2 - - Google Patents
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- JPH046111B2 JPH046111B2 JP62250183A JP25018387A JPH046111B2 JP H046111 B2 JPH046111 B2 JP H046111B2 JP 62250183 A JP62250183 A JP 62250183A JP 25018387 A JP25018387 A JP 25018387A JP H046111 B2 JPH046111 B2 JP H046111B2
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体デバイスの微細化高速化の極
限にあるデバイスであり、制御電極の静電誘導効
果によりソース前面の電位分布を制御しトンネル
注入電流を制御する半導体デバイスに関する。
限にあるデバイスであり、制御電極の静電誘導効
果によりソース前面の電位分布を制御しトンネル
注入電流を制御する半導体デバイスに関する。
従来、キヤリアの注入量制御を動作原理とする
トランジスタには、バイポーラトランジスタ（以
下BPTと称す）及び静電誘導トランジスタ（以
下SITと称す）がある。BPTでは、制御電極で
あるベース電極の電圧でベースの電位をベース抵
抗を介して制御し、エミツタから流れ込む少数キ
ヤリアの量を制御している。一方、SITでは、電
流の流れるチヤンネル領域は殆んどもしくは完全
に空乏化し、制御電極であるゲート電極の電圧で
チヤンネル電位を容量結合で制御し、ソース領域
からのキヤリアの注入量を制御している。いずれ
のトランジスタにおいても、電位障壁を熱エネル
ギにより越えて流れる電流を制御しているわけで
ある。従つて、それほど多くはないが、電位障壁
とソースもしくはエミツタの間に、キヤリアの蓄
積効果が存在し、超高速動作時の速度制限の一つ
の要因になつていた。
トランジスタには、バイポーラトランジスタ（以
下BPTと称す）及び静電誘導トランジスタ（以
下SITと称す）がある。BPTでは、制御電極で
あるベース電極の電圧でベースの電位をベース抵
抗を介して制御し、エミツタから流れ込む少数キ
ヤリアの量を制御している。一方、SITでは、電
流の流れるチヤンネル領域は殆んどもしくは完全
に空乏化し、制御電極であるゲート電極の電圧で
チヤンネル電位を容量結合で制御し、ソース領域
からのキヤリアの注入量を制御している。いずれ
のトランジスタにおいても、電位障壁を熱エネル
ギにより越えて流れる電流を制御しているわけで
ある。従つて、それほど多くはないが、電位障壁
とソースもしくはエミツタの間に、キヤリアの蓄
積効果が存在し、超高速動作時の速度制限の一つ
の要因になつていた。
本発明の目的は、こうしたキヤリアの蓄積効果
を殆んど完全に除去し、極めて高速で動作する半
導体デバイスを提供することである。
を殆んど完全に除去し、極めて高速で動作する半
導体デバイスを提供することである。
以下図面を参照しながら本発明を詳細に説明す
る。
る。
まず、p+n接合ダイオードに逆バイアスを加え
た場合のトンネル電流について述べる。直接遷移
型トンネル電流密度の式は次式で与えられる。
た場合のトンネル電流について述べる。直接遷移
型トンネル電流密度の式は次式で与えられる。
Ｊ＝√2q3m×1/2Ｖ／4π3h2εg 1/2exp
（−πm×1/2εg 3/2／２√2Eh） …(1)
ただし、ｑ：単位電荷、m×：有効質量、ｈ＝
2πh：プランク定数、εg：バンドキヤツプ、Va：
印加電圧、及びＥはp+n接合の最大電界で、 Ｅ＝｛2qND（Va＋Vbi）／εs｝1/2 …(2) で与えられる。ここで、ND：ｎ領域の不純物密
度、εs：半導体の誘電率、Vbi：p+n接合の拡散電
位である。式(1)、(2)で与えられるp+n接合の逆方
向トンネル電流密度の逆方向印加電圧Va依存性
を第１図に示す。
2πh：プランク定数、εg：バンドキヤツプ、Va：
印加電圧、及びＥはp+n接合の最大電界で、 Ｅ＝｛2qND（Va＋Vbi）／εs｝1/2 …(2) で与えられる。ここで、ND：ｎ領域の不純物密
度、εs：半導体の誘電率、Vbi：p+n接合の拡散電
位である。式(1)、(2)で与えられるp+n接合の逆方
向トンネル電流密度の逆方向印加電圧Va依存性
を第１図に示す。
第１図は、半導体材料をGaAsとして計算した
結果である。従つて、εg＝1.43eV、εs＝10.9εpで
ある。εpは真空の誘電率である。
結果である。従つて、εg＝1.43eV、εs＝10.9εpで
ある。εpは真空の誘電率である。
m*＝（１／me*＋１／mlh *）-1
であり、me*＝0.068mp、mlh *＝0.12mpである。
mpは自由電子の質量である。第１図には、電流
密度が実線で、電界強度が点線で示されている。
Ｎは、ｎ領域の不純物密度である。Ｎは大きくな
るにつれて空乏層幅が狭くなり、電界Ｅが大きく
なるから、電流密度は大きくなる。例えば、Ｎ＝
３×1018cm-3では、電圧1Vで３×103A／cm2の電
流密度が得られる。ここで計算したように直接遷
移でトンネル注入が生起する半導体材料の方が間
接遷移のものよりも低い電圧でトンネル注入を効
率よく起こすことができる。
mpは自由電子の質量である。第１図には、電流
密度が実線で、電界強度が点線で示されている。
Ｎは、ｎ領域の不純物密度である。Ｎは大きくな
るにつれて空乏層幅が狭くなり、電界Ｅが大きく
なるから、電流密度は大きくなる。例えば、Ｎ＝
３×1018cm-3では、電圧1Vで３×103A／cm2の電
流密度が得られる。ここで計算したように直接遷
移でトンネル注入が生起する半導体材料の方が間
接遷移のものよりも低い電圧でトンネル注入を効
率よく起こすことができる。
第１図のように得られるトンネル電流を、制御
電極であるゲートとドレイン電圧で制御する構造
にしたものが本発明の半導体デバイスである。
電極であるゲートとドレイン電圧で制御する構造
にしたものが本発明の半導体デバイスである。
本発明の実施例を第２図に示す。n++領域３１
がソース領域、n+領域３４がドレイン領域、３
５，３５′がゲート電極、３６が絶縁層である。
絶縁層１６は、SiであればSiO2、Si3N4、Al2O3、
AlN等もしくはこれらの複合膜、GaAsであれ
ば、GaOxNy・Si3N4、Al2O3、AlN等である。領
域３２がソースに対する電位障壁を作る領域で、
いわば真のゲート領域となつている。ｎ領域３３
は殆んど空乏化するようになつて、不純物密度が
決められる。p+領域３２の厚さ及び不純物密度
は、ソースn++領域との拡散電位及びn+ドレイン
領域との拡散電位とドレインに加わる電圧で全領
域空乏化するように設定される。n++ソース領域
の不純物密度は、1019〜１×1021cm-3、p+領域３
２及びドレインn+領域３４はそれぞれ５×1017〜
1020cm-3、ｎ領域３３は1014〜1017cm-3程度であ
る。ドレインに正電圧を印加したときのソース・
ドレイン方向の電位分布を第３図に示す。空乏化
したp+領域３２がソースに対して障壁を形成し
ている。ソースからの電子注入は、この障壁によ
り阻止される。その障壁の幅が広いとたとえゲー
ト電圧で障壁高さを低下させても、トンネル注入
は起らず、障壁の上を越えるキヤリアで電流が流
れるようになる。すなわち、従来型SITやバイポ
ーラトランジスタである。しかし、障壁の幅を
1000Å以下望ましくは500Å以下にすると、トン
ネル注入が顕著になる。p+領域３２は、動作状
態にある間、空乏化するようになされている。厚
さWpと不純物密度Naの値を略々 ９×106cm-1＜NaW2＜５×107cm-1のように選
定する。例えば、Ｗ＝500Åとすると、 3.6×1017cm-3＜Na＜２×1018cm-3W＝200Åな
ら 2.25×1018cm-3＜Na＜1.25×1019cm-3 といつたようにである。
がソース領域、n+領域３４がドレイン領域、３
５，３５′がゲート電極、３６が絶縁層である。
絶縁層１６は、SiであればSiO2、Si3N4、Al2O3、
AlN等もしくはこれらの複合膜、GaAsであれ
ば、GaOxNy・Si3N4、Al2O3、AlN等である。領
域３２がソースに対する電位障壁を作る領域で、
いわば真のゲート領域となつている。ｎ領域３３
は殆んど空乏化するようになつて、不純物密度が
決められる。p+領域３２の厚さ及び不純物密度
は、ソースn++領域との拡散電位及びn+ドレイン
領域との拡散電位とドレインに加わる電圧で全領
域空乏化するように設定される。n++ソース領域
の不純物密度は、1019〜１×1021cm-3、p+領域３
２及びドレインn+領域３４はそれぞれ５×1017〜
1020cm-3、ｎ領域３３は1014〜1017cm-3程度であ
る。ドレインに正電圧を印加したときのソース・
ドレイン方向の電位分布を第３図に示す。空乏化
したp+領域３２がソースに対して障壁を形成し
ている。ソースからの電子注入は、この障壁によ
り阻止される。その障壁の幅が広いとたとえゲー
ト電圧で障壁高さを低下させても、トンネル注入
は起らず、障壁の上を越えるキヤリアで電流が流
れるようになる。すなわち、従来型SITやバイポ
ーラトランジスタである。しかし、障壁の幅を
1000Å以下望ましくは500Å以下にすると、トン
ネル注入が顕著になる。p+領域３２は、動作状
態にある間、空乏化するようになされている。厚
さWpと不純物密度Naの値を略々 ９×106cm-1＜NaW2＜５×107cm-1のように選
定する。例えば、Ｗ＝500Åとすると、 3.6×1017cm-3＜Na＜２×1018cm-3W＝200Åな
ら 2.25×1018cm-3＜Na＜1.25×1019cm-3 といつたようにである。
このように構成しておいてゲートに正電圧を印
加すれば、電位障壁が引き下げられトンネル電流
が流れる。もちろん、ある程度障壁が低くなれば
障壁の上を越えるキヤリアの注入も同時に起こる
ようになる。
加すれば、電位障壁が引き下げられトンネル電流
が流れる。もちろん、ある程度障壁が低くなれば
障壁の上を越えるキヤリアの注入も同時に起こる
ようになる。
これまでは、トンネル注入を制御するゲート電
極は基本的に１つのものを説明してきた。もちろ
ん、分割されたゲートも含まれてはいるがトンネ
ル注入制御ゲート電極を複数個設けて、制御電圧
を加えるゲートを選ぶことによつて機能を持つた
動作を行なわせることができる。その例をモデル
的に第４図に示す。n++４１：ソース領域、n+４
４：ドレイン領域、４５，４５′，４６，４６′は
ゲート電極、４１′，４４′はソース電極、ドレイ
ン電極である。この例では、４６，４６′は浮遊
電極になされており、ゲート電圧は４５，４５′
に印加される。ドレインに大きな正電圧を印加し
た状態で、ゲート４５に正電圧を印加すると下側
表面に近い所を電子に流れる。この流れている電
子のうち、高エネルギーに加速された電子は絶縁
層４７のバリアを越えて、浮遊ゲート４６に流れ
込み蓄積される。浮遊ゲート４６に電子が蓄積さ
れると、負に帯電するから下側表面近傍から電子
は遠ざけられる。上側ゲート電極４５′，４６′で
も同様のことが行なえる。このようにドレインや
ゲートに正で大きな電圧を加えて浮遊ゲートに電
子を蓄積させると、その表面近傍は電子が流れな
くなる。正規の動作電圧にドレイン電圧、ゲート
電圧を戻して動作させると、次のような動作にな
る。４６，４６′がいずれも電子が書き込まれて
いないときは、４５，４５′に正のゲート電圧を
印加するとそれぞれの表面に沿つて電子は流れ
る。もし、４６，４６′に電子が書き込まれてい
ると、４５，４５′に電圧を加えた状態で電子は
中心付近に集中して流れる。浮遊ゲートに電子が
書き込まれていないゲートに電圧を加えれば、そ
の表面に沿う形で電子は流れる。この例では、ド
レインを１つで示したが、例えば、上、中、下と
いうように３つに分けて設けて、それぞれ分離し
ておけば、あるいはドレインをシヨツトキ接合に
しておけば、電子の書き込み状態によつて、電流
の流れるドレインがかわることになる。
極は基本的に１つのものを説明してきた。もちろ
ん、分割されたゲートも含まれてはいるがトンネ
ル注入制御ゲート電極を複数個設けて、制御電圧
を加えるゲートを選ぶことによつて機能を持つた
動作を行なわせることができる。その例をモデル
的に第４図に示す。n++４１：ソース領域、n+４
４：ドレイン領域、４５，４５′，４６，４６′は
ゲート電極、４１′，４４′はソース電極、ドレイ
ン電極である。この例では、４６，４６′は浮遊
電極になされており、ゲート電圧は４５，４５′
に印加される。ドレインに大きな正電圧を印加し
た状態で、ゲート４５に正電圧を印加すると下側
表面に近い所を電子に流れる。この流れている電
子のうち、高エネルギーに加速された電子は絶縁
層４７のバリアを越えて、浮遊ゲート４６に流れ
込み蓄積される。浮遊ゲート４６に電子が蓄積さ
れると、負に帯電するから下側表面近傍から電子
は遠ざけられる。上側ゲート電極４５′，４６′で
も同様のことが行なえる。このようにドレインや
ゲートに正で大きな電圧を加えて浮遊ゲートに電
子を蓄積させると、その表面近傍は電子が流れな
くなる。正規の動作電圧にドレイン電圧、ゲート
電圧を戻して動作させると、次のような動作にな
る。４６，４６′がいずれも電子が書き込まれて
いないときは、４５，４５′に正のゲート電圧を
印加するとそれぞれの表面に沿つて電子は流れ
る。もし、４６，４６′に電子が書き込まれてい
ると、４５，４５′に電圧を加えた状態で電子は
中心付近に集中して流れる。浮遊ゲートに電子が
書き込まれていないゲートに電圧を加えれば、そ
の表面に沿う形で電子は流れる。この例では、ド
レインを１つで示したが、例えば、上、中、下と
いうように３つに分けて設けて、それぞれ分離し
ておけば、あるいはドレインをシヨツトキ接合に
しておけば、電子の書き込み状態によつて、電流
の流れるドレインがかわることになる。
例えば、４６，４６′に電子が書き込まれてい
るとすれば、４５，４５′のいずれかもしくは両
方に電圧を加えた場合、殆んどの電流は中のドレ
インに流れる。４６が書き込まれており、４６′
は書き込まれていないとすれば、４５に電圧を加
えたとき中、４５′に電圧を加えたとき、上、両
者に加えた時は中、上のドレインに電流が流れる
ようにすることができる。
るとすれば、４５，４５′のいずれかもしくは両
方に電圧を加えた場合、殆んどの電流は中のドレ
インに流れる。４６が書き込まれており、４６′
は書き込まれていないとすれば、４５に電圧を加
えたとき中、４５′に電圧を加えたとき、上、両
者に加えた時は中、上のドレインに電流が流れる
ようにすることができる。
ソースからトンネル注入された電子が、ドレイ
ンまでの走行領域をドリフトで走行する場合と、
殆んど散乱を受けずに次第に加速されながら走行
する場合とがある。この両者が現れるのは、電子
が散乱を受ける平均自由行程と走行空間の距離の
関係で決まる。走行空間距離が自由行程に比べて
十分長ければ、ドリフト走行になる。そうでなけ
れば初速度と電界により次第に加速される走行と
なる。Siに比べてGaAsの自由行程は数倍以上長
いと言われている。従つて、GaAsの方が後者の
電子の運動が現れ易い。
ンまでの走行領域をドリフトで走行する場合と、
殆んど散乱を受けずに次第に加速されながら走行
する場合とがある。この両者が現れるのは、電子
が散乱を受ける平均自由行程と走行空間の距離の
関係で決まる。走行空間距離が自由行程に比べて
十分長ければ、ドリフト走行になる。そうでなけ
れば初速度と電界により次第に加速される走行と
なる。Siに比べてGaAsの自由行程は数倍以上長
いと言われている。従つて、GaAsの方が後者の
電子の運動が現れ易い。
電子が散乱をあまり受けずに走行するようにな
ると電子の走行速度は早くなり、走行時間から決
まる上限周波数は極めて高くなる。
ると電子の走行速度は早くなり、走行時間から決
まる上限周波数は極めて高くなる。
これまでの実施例では、トンネル注入を起すソ
ースとソースに直接隣接する領域の不純物密度は
空間的に一様であるように述べてきたが、必ずし
も一様である必要はない。トンネル注入をもつと
も強く起したい所の不純物密度を高くしてトンネ
ル注入効率を高くすることもできる。
ースとソースに直接隣接する領域の不純物密度は
空間的に一様であるように述べてきたが、必ずし
も一様である必要はない。トンネル注入をもつと
も強く起したい所の不純物密度を高くしてトンネ
ル注入効率を高くすることもできる。
本発明の半導体デバイスがここで述べた実施例
に限定されないことはもちろんである。導電型を
反転した構造でもよいことはもちろんである。い
ずれにしても、ソースからのキヤリアをトンネル
注入で注入させ、その注入量をゲート電圧及びド
レイン電圧の静電誘導効果で制御する構造の半導
体デバイスであればよい。トンネル注入を効率良
く起すには、不純物密度は高い方がよい。しかも
その領域を空乏化して容量結合で電位分布制御し
ようというのであるから、本発明の半導体デバイ
スは、本質的に微細化されたデバイスである。個
別デバイスはもとより超高密度超高速集積回路に
最適である。デバイスの寸法が小さくなればなる
程有効である。しかも、高不純物密度領域から直
接トンネルでキヤリアを注入させているから、ソ
ース近傍のキヤリアの蓄積効果が極めて少なく高
速動作に極めて適する。
に限定されないことはもちろんである。導電型を
反転した構造でもよいことはもちろんである。い
ずれにしても、ソースからのキヤリアをトンネル
注入で注入させ、その注入量をゲート電圧及びド
レイン電圧の静電誘導効果で制御する構造の半導
体デバイスであればよい。トンネル注入を効率良
く起すには、不純物密度は高い方がよい。しかも
その領域を空乏化して容量結合で電位分布制御し
ようというのであるから、本発明の半導体デバイ
スは、本質的に微細化されたデバイスである。個
別デバイスはもとより超高密度超高速集積回路に
最適である。デバイスの寸法が小さくなればなる
程有効である。しかも、高不純物密度領域から直
接トンネルでキヤリアを注入させているから、ソ
ース近傍のキヤリアの蓄積効果が極めて少なく高
速動作に極めて適する。
ここでは、ソース領域を高不純物密度領域で形
成した例を示したが、ソースを金属やシリサイド
にして、シヨツトキ接合にして、シヨツトキ接合
前面の電位勾配を急峻にしてトンネル注入を起さ
せることも、もちろんである。
成した例を示したが、ソースを金属やシリサイド
にして、シヨツトキ接合にして、シヨツトキ接合
前面の電位勾配を急峻にしてトンネル注入を起さ
せることも、もちろんである。
本発明の半導体デバイスは、従来公知の製造技
術で作ることができる。
術で作ることができる。
第１図は半導体材料をGaAsとして計算した結
果、第２図は本発明の実施例を示す断面図及び第
３図はソース・ドレイン方向の電位分布、第４図
は本発明の実施例を示す断面図である。
果、第２図は本発明の実施例を示す断面図及び第
３図はソース・ドレイン方向の電位分布、第４図
は本発明の実施例を示す断面図である。
Claims (1)
- 【特許請求の範囲】 １ 高不純物密度の第１導電型のｎ型ソース３１
とドレイン領域３４、ソースとドレインの間のチ
ヤンネル領域がソースに接する領域は、高不純物
密度の第１導電型とは反対導電型であるｐ型の薄
い領域３２とドレインに接する第１導電型の不純
物密度の低い領域３３から構成され、前記３２の
領域の不純物密度Naと厚さＷの間に、９×106cm
-1＜NaW2＜５×107cm-1として空乏層化させ、ソ
ース３１と前記３２の領域でトンネル注入をさ
せ、チヤンネルに接して設けられた絶縁ゲート領
域により制御を行うことを特徴とするトンネル注
入制御半導体デバイス。 ２ 前記制御電極を複数個設けたことを特徴とす
る前記特許請求の範囲第１項記載のトンネル注入
制御半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25018387A JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25018387A JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151849A Division JPS5775464A (en) | 1980-10-28 | 1980-10-28 | Semiconductor device controlled by tunnel injection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399580A JPS6399580A (ja) | 1988-04-30 |
| JPH046111B2 true JPH046111B2 (ja) | 1992-02-04 |
Family
ID=17204049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25018387A Granted JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399580A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549916B2 (ja) * | 1989-05-18 | 1996-10-30 | 財団法人 半導体研究振興会 | トンネル注入型走行時間効果三端子半導体装置 |
| JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
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|---|---|
| JPS6399580A (ja) | 1988-04-30 |
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