JPH0680817B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0680817B2 JPH0680817B2 JP60054330A JP5433085A JPH0680817B2 JP H0680817 B2 JPH0680817 B2 JP H0680817B2 JP 60054330 A JP60054330 A JP 60054330A JP 5433085 A JP5433085 A JP 5433085A JP H0680817 B2 JPH0680817 B2 JP H0680817B2
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- Japan
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- semiconductor layer
- diffusion region
- conductivity type
- semiconductor device
- electrode
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 15
- 230000000694 effects Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
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- Thyristors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はゲートでターンオフできる４層のサイリスタ構
造をもった半導体装置に関する。
造をもった半導体装置に関する。
近年静電誘導型サイリスタ（SIサイリスタ）がその高速
スイッチング能力と破壊に強い特性が注目され、開発が
進められているが、これには次のような製作上の問題が
ある。第３図は基本的なSIサイリスタの構造を示す。13
は埋め込みP+層であって、13と14のＰベース層は内部で
連続しており、ゲート21にカソード22に対して負バイア
スをかけることによって13,14の周辺に空乏層が形成さ
れ、これが互いにくっついてバリアを形成することでSI
サイリスタは阻止状態となる。この埋め込みP+層を形成
するにあたっては、気相成長法を用いる必要があり、コ
ストが高くなるという欠点があった。一方、気相成長に
よる成長層を用いずにすべて表面からの拡散で形成する
例えば第４図のような構造も知られているが、高耐圧を
得るためにはP+拡散層18同士の間を数μｍ程度に小さく
する必要があり、製作が難かしい。
スイッチング能力と破壊に強い特性が注目され、開発が
進められているが、これには次のような製作上の問題が
ある。第３図は基本的なSIサイリスタの構造を示す。13
は埋め込みP+層であって、13と14のＰベース層は内部で
連続しており、ゲート21にカソード22に対して負バイア
スをかけることによって13,14の周辺に空乏層が形成さ
れ、これが互いにくっついてバリアを形成することでSI
サイリスタは阻止状態となる。この埋め込みP+層を形成
するにあたっては、気相成長法を用いる必要があり、コ
ストが高くなるという欠点があった。一方、気相成長に
よる成長層を用いずにすべて表面からの拡散で形成する
例えば第４図のような構造も知られているが、高耐圧を
得るためにはP+拡散層18同士の間を数μｍ程度に小さく
する必要があり、製作が難かしい。
また、上記のようなSIサイリスタではなく、４層でしか
も電流をターンオフできるGTOサイリスタが知られてい
る。これはSIサイリスタのように空乏層を形成して、こ
の空乏層によって電流の通路を遮断する静電誘導効果を
素子内に含んでいないために破壊に対して弱い欠点があ
った。
も電流をターンオフできるGTOサイリスタが知られてい
る。これはSIサイリスタのように空乏層を形成して、こ
の空乏層によって電流の通路を遮断する静電誘導効果を
素子内に含んでいないために破壊に対して弱い欠点があ
った。
本発明は上記の点に鑑みてなされたもので、静電誘導効
果を含めたGTO素子と製作しやすいSIサイリスタ構造に
係る半導体装置を提供する。
果を含めたGTO素子と製作しやすいSIサイリスタ構造に
係る半導体装置を提供する。
第１図は本発明をGTOに適用した場合の例であって、こ
の図を用いて本発明の概略構成を説明する。
の図を用いて本発明の概略構成を説明する。
この第１図の如く拡散層14,16はすべて表面から形成す
ることができる。33の部分は拡散層14と16の拡散深さの
差によって形成され、しかも同じ酸化膜30をマスクとし
て自己整合的に形成されるので、常に一定の不純物濃度
と厚みを有するように正確に制御することができる。11
はＰエミッタ、12はＮベース、14はＰベース、16はＮエ
ミッタであって、サイリスタ構造を形成している。14の
層にオーミックコンタクトするゲート電極21に、カソー
ド電極22（16にオーミックコンタクトする）に対して正
の電圧を加えると本素子は通常のサイリスタと同様にタ
ーンオンする。
ることができる。33の部分は拡散層14と16の拡散深さの
差によって形成され、しかも同じ酸化膜30をマスクとし
て自己整合的に形成されるので、常に一定の不純物濃度
と厚みを有するように正確に制御することができる。11
はＰエミッタ、12はＮベース、14はＰベース、16はＮエ
ミッタであって、サイリスタ構造を形成している。14の
層にオーミックコンタクトするゲート電極21に、カソー
ド電極22（16にオーミックコンタクトする）に対して正
の電圧を加えると本素子は通常のサイリスタと同様にタ
ーンオンする。
ところで、この素子をオフするためにゲート電極21に負
の電圧を印加すると、まずゲート電極に近い部分がオフ
するので、ターンオフの末期には第１図ｂに示すように
P+層14同士の間が最後まで残る。ここでアノード電圧が
回復してくるので、これに伴って生じる空乏層50が第１
図ｂの点線のように生じる。この空乏層50は35の部分で
つながり電流の通路を接合FETと同じ効果でピンチオフ
する。従って素子のターンオフ能力を増大させることが
できる。すなわち、本発明の素子はGTOでありながら内
部にFETの効果を複合して有しており、ターンオフ能力
が増大する。
の電圧を印加すると、まずゲート電極に近い部分がオフ
するので、ターンオフの末期には第１図ｂに示すように
P+層14同士の間が最後まで残る。ここでアノード電圧が
回復してくるので、これに伴って生じる空乏層50が第１
図ｂの点線のように生じる。この空乏層50は35の部分で
つながり電流の通路を接合FETと同じ効果でピンチオフ
する。従って素子のターンオフ能力を増大させることが
できる。すなわち、本発明の素子はGTOでありながら内
部にFETの効果を複合して有しており、ターンオフ能力
が増大する。
第２図は、ノーマリーオン型のSIサイリスタへの応用例
である。N+エミッタ16がP+ベース14の内にあるため、P+
ベース間の間かくａを充分せまくすることができる。第
４図に示すような従来例ではN+層16がP+ベース18の中間
にあるため18同士の間隔ｂを小さくするには限界があ
り、静耐圧を高くすることは困難であった。一方、第２
図に示す本発明の装置ではチャンネル部分34及びP+ベー
ス14の間の部分は、ゲート電極21にカソード電極22に対
して負バイアスを加えると、空乏層でおおわれてしまい
高い静耐圧を実現できる。
である。N+エミッタ16がP+ベース14の内にあるため、P+
ベース間の間かくａを充分せまくすることができる。第
４図に示すような従来例ではN+層16がP+ベース18の中間
にあるため18同士の間隔ｂを小さくするには限界があ
り、静耐圧を高くすることは困難であった。一方、第２
図に示す本発明の装置ではチャンネル部分34及びP+ベー
ス14の間の部分は、ゲート電極21にカソード電極22に対
して負バイアスを加えると、空乏層でおおわれてしまい
高い静耐圧を実現できる。
以上のように本発明の構造は高い耐圧を容易に得ること
ができ、しかも拡散だけで製作できるSIサイリスタ構造
及び静電誘導効果を含んだ半導体装置を提供する。また
N+エミッタがベース内にあるため、ベース間の間の距離
ａ又はｂを小さくできるので、容易に微細な構造を実現
できる。さらに第１図又は第２図においてP+ベースの間
の部分はベース電極による空乏層だけでなく、電極22に
よっても空乏層50が形成されるため、静電誘導の効果が
大きくなり、ターンオフ能力が拡大する。
ができ、しかも拡散だけで製作できるSIサイリスタ構造
及び静電誘導効果を含んだ半導体装置を提供する。また
N+エミッタがベース内にあるため、ベース間の間の距離
ａ又はｂを小さくできるので、容易に微細な構造を実現
できる。さらに第１図又は第２図においてP+ベースの間
の部分はベース電極による空乏層だけでなく、電極22に
よっても空乏層50が形成されるため、静電誘導の効果が
大きくなり、ターンオフ能力が拡大する。
第１図及び第２図は本発明の基本概念を説明するための
図、第３図及び第４図は本発明の従来例を説明するため
の図である。 11:Pエミッタ、12:Nベース、14:Pベース、16:Nエミッ
タ、21:ゲート電極、22:カソード電極、50:空乏層。
図、第３図及び第４図は本発明の従来例を説明するため
の図である。 11:Pエミッタ、12:Nベース、14:Pベース、16:Nエミッ
タ、21:ゲート電極、22:カソード電極、50:空乏層。
Claims (3)
- 【請求項１】第一導電型の第１の半導体層と；この第１
の半導体層上に形成された反対導電型の第２の半導体層
と；この第２の半導体層の表面に形成され複数の第一導
電型の第１の拡散領域と；この第１の拡散領域内に形成
された反対導電型の第２の拡散領域と；前記第１の拡散
領域に挟まれた第２の半導体層の表面に形成された絶縁
膜と；前記第１の半導体層に接続された第１の電極と；
前記第１の拡散領域に接続されたゲート電極と；前記第
２の拡散領域に形成された第２の電極とを備え、前記第
２の電極は前記絶縁膜上にも延在していることを特徴と
する半導体装置。 - 【請求項２】前記第２の拡散領域は同じ導電型のチャン
ネル部分を介して直接第２の半導体層と接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】前記第１の拡散領域と第２の拡散領域は第
２の拡散領域間に形成された前記絶縁膜を用いて自己整
合的に形成されたことを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054330A JPH0680817B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054330A JPH0680817B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214470A JPS61214470A (ja) | 1986-09-24 |
| JPH0680817B2 true JPH0680817B2 (ja) | 1994-10-12 |
Family
ID=12967579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054330A Expired - Lifetime JPH0680817B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680817B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205957A (ja) * | 1987-02-21 | 1988-08-25 | Matsushita Electric Works Ltd | 静電誘導サイリスタ |
| JP2839595B2 (ja) * | 1989-11-30 | 1998-12-16 | 株式会社東芝 | 絶縁ゲート付きｇｔｏサイリスタ |
| JP2678159B2 (ja) * | 1992-11-06 | 1997-11-17 | 尚茂 玉蟲 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| CA1201214A (en) * | 1982-02-03 | 1986-02-25 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
| IE55992B1 (en) * | 1982-04-05 | 1991-03-13 | Gen Electric | Insulated gate rectifier with improved current-carrying capability |
| JPS60164359A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 半導体装置 |
-
1985
- 1985-03-20 JP JP60054330A patent/JPH0680817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214470A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |