JPS63310171A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS63310171A JPS63310171A JP14509187A JP14509187A JPS63310171A JP S63310171 A JPS63310171 A JP S63310171A JP 14509187 A JP14509187 A JP 14509187A JP 14509187 A JP14509187 A JP 14509187A JP S63310171 A JPS63310171 A JP S63310171A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000002131 composite material Substances 0.000 title claims description 7
- 239000000969 carrier Substances 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 2
- 239000002689 soil Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳゲートでオン・オフできるサイリスタ
に係わり、特にその高速化９作り易さに好適な構造に関
する。
に係わり、特にその高速化９作り易さに好適な構造に関
する。
従来、ＭＯＳゲートでオン・オフできるサイリスタにつ
いては、アイ・イー・イー・イー、トランザクションズ
オン エレクトロン デバイシズ、イーディー−３３
，（１９８６年）、第１６０９頁から第１６１頁（Ｉ
Ｅ Ｅ Ｅ 、 Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ、 Ｅ Ｄ −
３３，（１９８６）ｐｐ１６０９〜１６１８）において
論じられている。
いては、アイ・イー・イー・イー、トランザクションズ
オン エレクトロン デバイシズ、イーディー−３３
，（１９８６年）、第１６０９頁から第１６１頁（Ｉ
Ｅ Ｅ Ｅ 、 Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ、 Ｅ Ｄ −
３３，（１９８６）ｐｐ１６０９〜１６１８）において
論じられている。
第５図は上記論文のＦｉｇ、 ５に記載されている従来
例を示す。この複合半導体装置５には例えばｐ子基板１
１上にｎ″″層１２が形成されている。さらにｎ一層１
２内にＰＷＪ１６．ｐ層１６内にｎ÷層１７、ｎ十層１
７内にｐ＋Ｗ１８が、そして表面に露出しているｎ一層
１２を挟んでｐ十層１８と別のｐ土層１８の間にＭＯＳ
ゲートが形成されている。
例を示す。この複合半導体装置５には例えばｐ子基板１
１上にｎ″″層１２が形成されている。さらにｎ一層１
２内にＰＷＪ１６．ｐ層１６内にｎ÷層１７、ｎ十層１
７内にｐ＋Ｗ１８が、そして表面に露出しているｎ一層
１２を挟んでｐ十層１８と別のｐ土層１８の間にＭＯＳ
ゲートが形成されている。
ＭＯＳゲートはゲート電極２３と絶縁膜３１からなる。
ｎ土層１７とｐ＋Ｍ１８はカソード電極２２で短絡され
、もう一方の主表面にはアノード電極２１が低抵抗接触
している。
、もう一方の主表面にはアノード電極２１が低抵抗接触
している。
このような複合半導体装置５をオン状態にするには例え
ばカソード電極２２を○Ｖとし、ゲート電極２３を正の
電位にすれば良い。これにより、ｎ土層１７，９層１６
．ｎ一層１２からなるｎチャンネＪｔ／ＭＯ３ＦＥＴが
動作し、カソード電極２２がらｎ一層１２へ電子Ｏが流
れる。この電子○がｐ十層１１ （ｐエミツタ層）ｔｎ
一層１２（ｎベース層）。
ばカソード電極２２を○Ｖとし、ゲート電極２３を正の
電位にすれば良い。これにより、ｎ土層１７，９層１６
．ｎ一層１２からなるｎチャンネＪｔ／ＭＯ３ＦＥＴが
動作し、カソード電極２２がらｎ一層１２へ電子Ｏが流
れる。この電子○がｐ十層１１ （ｐエミツタ層）ｔｎ
一層１２（ｎベース層）。
９層１６（ｎベース層）ｔｎ十土層７（ｎエミツタ層）
からなるｐｎｐｎ構造のサイリスタのベース電流となり
、ｐ÷十層１（ｐエミツタ層）からホール■の注入、さ
らにこのホール■がｎ＋十層７（ｎエミツタ層）から電
子○の注入を促す結果、上記サイリスタが点弧し、装置
５はオフ状態となる。一方、この装置５をオフ状態に移
行させるには、ゲート電極２３を負の電位にする。その
結果、ｐ土層１８．ｎ土層１７，９層１６からなるｐチ
ャンネルＭＯ３ＦＥＴが動き、９層１６はｎ−土層１７
に所謂エミッタ短絡され、ｎ十層ミッタ層１７からの電
子の注入がなくなる。加えて短絡されたことにより、ｎ
ベース層１６及びｎ−ベース層１２に蓄積された過剰キ
ャリアがカソード電極２２へ引き出され、装置５はター
ンオフする。
からなるｐｎｐｎ構造のサイリスタのベース電流となり
、ｐ÷十層１（ｐエミツタ層）からホール■の注入、さ
らにこのホール■がｎ＋十層７（ｎエミツタ層）から電
子○の注入を促す結果、上記サイリスタが点弧し、装置
５はオフ状態となる。一方、この装置５をオフ状態に移
行させるには、ゲート電極２３を負の電位にする。その
結果、ｐ土層１８．ｎ土層１７，９層１６からなるｐチ
ャンネルＭＯ３ＦＥＴが動き、９層１６はｎ−土層１７
に所謂エミッタ短絡され、ｎ十層ミッタ層１７からの電
子の注入がなくなる。加えて短絡されたことにより、ｎ
ベース層１６及びｎ−ベース層１２に蓄積された過剰キ
ャリアがカソード電極２２へ引き出され、装置５はター
ンオフする。
しかし上記半導体装置５は、ｐｎｐｎｐと５層構造と複
雑で、さらにｎ十層ミッタ層１７にｐチャンネル層を形
成するためＭＯＳＦＥＴのしきい値電圧が高くなり、引
いてはチャンネル抵抗が大きくなる結果、過剰キャリア
の引出しが妨げられターンオフ速度が大きくなるという
問題があった。これを解決するためゲート電極２３下の
部分のｎ土層１７だけを低濃度にする方法も検討されて
いるが、益々製作工程が煩雑化する欠点があった。
雑で、さらにｎ十層ミッタ層１７にｐチャンネル層を形
成するためＭＯＳＦＥＴのしきい値電圧が高くなり、引
いてはチャンネル抵抗が大きくなる結果、過剰キャリア
の引出しが妨げられターンオフ速度が大きくなるという
問題があった。これを解決するためゲート電極２３下の
部分のｎ土層１７だけを低濃度にする方法も検討されて
いるが、益々製作工程が煩雑化する欠点があった。
本発明の目的は、作り易くしかも高速化に好適な複合半
導体装置を提供することにある。
導体装置を提供することにある。
上記目的は、例えば５層のｐｎｐｎｐ構造を４層のｐｎ
ｐｎ構造とし、さらにｎベース層とｎ一層と新たな２層
によりｐチャンネ７１／ＭＯ３ＦＥＴを形成することに
より達成される。
ｐｎ構造とし、さらにｎベース層とｎ一層と新たな２層
によりｐチャンネ７１／ＭＯ３ＦＥＴを形成することに
より達成される。
また、上記導電型のＰ型、ｎ型を逆にしてもよい。
本発明の複合半導体装置は、５層構造を４層構造とする
ことによって作り易くすると同時に、ｐチャンネル領域
にｎ一層を用いているのでしきい値電圧が下がる結果チ
ャンネル抵抗が小さくなり、過剰キャリアが引き出し易
くなるので、高速にターンオフする。
ことによって作り易くすると同時に、ｐチャンネル領域
にｎ一層を用いているのでしきい値電圧が下がる結果チ
ャンネル抵抗が小さくなり、過剰キャリアが引き出し易
くなるので、高速にターンオフする。
以下、本発明の一実施例を第１図により説明する。本発
明の複合半導体装置１には、例えばｐ子基板１１上にｎ
′″層１２，２層１３．ｎ十層１５が形成されている。
明の複合半導体装置１には、例えばｐ子基板１１上にｎ
′″層１２，２層１３．ｎ十層１５が形成されている。
さらに２層１３とは独立にｐＦ！ｊ１４が形成され、ｎ
十層１５．ｐＷＪ１３．ｎ一層１２．２層１４をまたが
って表面にＭＯＳゲートが作られている。ｎ十層１５と
２層１４はカソード電極２２で短絡されている。一方、
ｐ土層２１はアノード電極２１に低抵抗接触している。
十層１５．ｐＷＪ１３．ｎ一層１２．２層１４をまたが
って表面にＭＯＳゲートが作られている。ｎ十層１５と
２層１４はカソード電極２２で短絡されている。一方、
ｐ土層２１はアノード電極２１に低抵抗接触している。
この装＠１をオン状態にするには、従来と同様にゲート
電極２３に正の電位を加える。これにより、ｎ一層１２
．２層１３．ｎ÷十層５からなるｎチャンネルＭＯ３Ｆ
ＥＴが動作し、電子Ｏがｎ一層１２に流れる。この電子
○がベース電流となり、ｐ十層１１、ｎ一層１２．ｐ層
１３．ｎ十層１５からなるｐｎｐｎ構造のサイリスタが
点弧し、オン状態となる。オフ状態へ移行させるにはゲ
ート電極２３に負の電位を加える。２層１３．ｎ一層１
２．ｐ層１４からなるｐチャンネルＭＯ３ＦＥＴが動作
し、ｎ＋エミッタ層と２層１３が短絡され、ｎ十層ミッ
タ層１５からの電子Ｏの注入がなくなる。さらに、２層
１３及びｎ一層に蓄積された過剰キャリアが２層１４よ
りカソード電極２２へ引き出され装置２はターンオフす
る。
電極２３に正の電位を加える。これにより、ｎ一層１２
．２層１３．ｎ÷十層５からなるｎチャンネルＭＯ３Ｆ
ＥＴが動作し、電子Ｏがｎ一層１２に流れる。この電子
○がベース電流となり、ｐ十層１１、ｎ一層１２．ｐ層
１３．ｎ十層１５からなるｐｎｐｎ構造のサイリスタが
点弧し、オン状態となる。オフ状態へ移行させるにはゲ
ート電極２３に負の電位を加える。２層１３．ｎ一層１
２．ｐ層１４からなるｐチャンネルＭＯ３ＦＥＴが動作
し、ｎ＋エミッタ層と２層１３が短絡され、ｎ十層ミッ
タ層１５からの電子Ｏの注入がなくなる。さらに、２層
１３及びｎ一層に蓄積された過剰キャリアが２層１４よ
りカソード電極２２へ引き出され装置２はターンオフす
る。
本実施例によれば、ｐｎｐｎの４層で従来の５層の装置
と同機能をもたせることができ、製作が容易になる。さ
らにｐチャンネルＭＯ５ＦＥＴのチャンネル層となりｎ
一層１２のキャリア濃度を低くできるため、従来のｎ＋
Ｍ！Ｊ１７に比べしきい値電圧を低くできる結果、チャ
ンネル抵抗が小さくなり、過剰キャリアを引き出し易く
なる。これにより高速にターンオフする。さらにｎ一層
１２に蓄積された過剰キャリアをｐチャンネルを通過さ
せることなく、直接９層１４へ引き出せることも高速に
ターンオフする要因となっている。本発明者等が検討し
た結果従来より約２倍に高速化することができた。
と同機能をもたせることができ、製作が容易になる。さ
らにｐチャンネルＭＯ５ＦＥＴのチャンネル層となりｎ
一層１２のキャリア濃度を低くできるため、従来のｎ＋
Ｍ！Ｊ１７に比べしきい値電圧を低くできる結果、チャ
ンネル抵抗が小さくなり、過剰キャリアを引き出し易く
なる。これにより高速にターンオフする。さらにｎ一層
１２に蓄積された過剰キャリアをｐチャンネルを通過さ
せることなく、直接９層１４へ引き出せることも高速に
ターンオフする要因となっている。本発明者等が検討し
た結果従来より約２倍に高速化することができた。
第２図は本発明の変形例を示す。第１図と異なる点は、
ｐ中層１１とｎ一層１２の間に１層１２０を、ｎ十層１
５と２層１３の間にｐ十層１３０、さらに２層１４内に
ｐ十層を設けた点である。１層１２０に設けることによ
り、２層１３・ｎ一層１２接合に生じる空乏層がｐ中層
１１に到達しリーチスルーするのを防ぐことができ、耐
圧を向上させることができる。したがって同じ耐圧であ
れば、１層１２０を設けることにより、ｎ一層を薄くで
き、動作抵抗を小さくできる結果、大電流化が可能とな
る。さらに、ｐ十層１３Ｑ、１４０を設けることにより
、ｐチャンネルＭＯ３ＦＥＴの寄生抵抗が小さくなり高
速化できる。また、Ｐ十層１３０でｎ十層１５からの電
子の注入効率を適度に制御することにより、この装置２
の耐圧をｐＪｍ１３・ｎ″″層１２・１層１２０で決ま
る耐圧まで高めることができ、負のゲート電圧を加えな
くても所謂ノーマリオフの装置とすることが可能となる
。
ｐ中層１１とｎ一層１２の間に１層１２０を、ｎ十層１
５と２層１３の間にｐ十層１３０、さらに２層１４内に
ｐ十層を設けた点である。１層１２０に設けることによ
り、２層１３・ｎ一層１２接合に生じる空乏層がｐ中層
１１に到達しリーチスルーするのを防ぐことができ、耐
圧を向上させることができる。したがって同じ耐圧であ
れば、１層１２０を設けることにより、ｎ一層を薄くで
き、動作抵抗を小さくできる結果、大電流化が可能とな
る。さらに、ｐ十層１３Ｑ、１４０を設けることにより
、ｐチャンネルＭＯ３ＦＥＴの寄生抵抗が小さくなり高
速化できる。また、Ｐ十層１３０でｎ十層１５からの電
子の注入効率を適度に制御することにより、この装置２
の耐圧をｐＪｍ１３・ｎ″″層１２・１層１２０で決ま
る耐圧まで高めることができ、負のゲート電圧を加えな
くても所謂ノーマリオフの装置とすることが可能となる
。
図中の符号で、第１図と同一符号の部分は、同一部分又
は同等部分を示す。
は同等部分を示す。
第３図は本発明の一変形例でｐ十層１１０とｎ＋十層１
１がアノード電極に低抵抗接触している。
１がアノード電極に低抵抗接触している。
これによりｎ一層に蓄積された過剰キャリアのホールを
２層１４へ引き出すだけでなく、電子をｎ中層１１１を
通じてアノード電極２１へ引き出すことができる結果、
装置３はより高速にターンオフする。もちろん、第２図
の特長を第３図に適用できることは言うまでもない。
２層１４へ引き出すだけでなく、電子をｎ中層１１１を
通じてアノード電極２１へ引き出すことができる結果、
装置３はより高速にターンオフする。もちろん、第２図
の特長を第３図に適用できることは言うまでもない。
第４図は本発明を横形装置に適用した一応用例を示す。
本応用例では、支持体４１内に絶縁膜３２を介してｐ中
層１１が形成されている。アノード電極２１はカソード
電極２２と同一表面に形成されている。このような構造
とすることにより、ＩＣ等の集積回路にも応用できる。
層１１が形成されている。アノード電極２１はカソード
電極２２と同一表面に形成されている。このような構造
とすることにより、ＩＣ等の集積回路にも応用できる。
第４図および第５図の図中の符号で、第１図と同一符号
の部分は、同一部分又は同等部分を示す。
の部分は、同一部分又は同等部分を示す。
以上、本発明の説明した２層とｎＭを逆にした場合にも
同様の効果があることは言うまでもない。
同様の効果があることは言うまでもない。
本発明によれば、従来の５層構造をｐｎｐｎの４層構造
にできるので製作が容易になるとともに、エミッタの短
絡抵抗を小さくできるので高速のターンオフが可能とな
る。
にできるので製作が容易になるとともに、エミッタの短
絡抵抗を小さくできるので高速のターンオフが可能とな
る。
第１図は本発明の一実施例の断面図、第２図と第３図は
本発明の変形例の断面図、第４図は本発明の応用例の断
面図、第５図は従来例の断面図である。 １１・・・ｐ十層、１２・・・ｎ一層、１３．１４・・
・２層、１５・・・ｎ土層、２１・・・アノード電極、
２２・・・カッ−゛・−・ 第 １ に 第２ｚ 第３図−
本発明の変形例の断面図、第４図は本発明の応用例の断
面図、第５図は従来例の断面図である。 １１・・・ｐ十層、１２・・・ｎ一層、１３．１４・・
・２層、１５・・・ｎ土層、２１・・・アノード電極、
２２・・・カッ−゛・−・ 第 １ に 第２ｚ 第３図−
Claims (1)
- １、第１の主表面を有する第１導電型の第１の半導体領
域上に第２の主表面に露出するように設けた第２導電型
の第２の半導体領域と、該第２の半導体領域内に独立に
、かつ前記第２の主表面に露出するように設けた第１導
電型の第３の半導体領域及び第４の半導体領域と、前記
第３の半導体領域内に第２の主表面に露出するように設
けた第２導電型の第５の半導体領域と、該第５の半導体
領域と前記第４の半導体領域に挟まれて前記第２の主表
面に露出する前記第２の半導体領域及び前記第３の半導
体領域上に、ゲート絶縁膜を介いて形成された絶縁ゲー
ト電極と、前記第１の半導体領域または該第１の半導体
領域と前記第２の半導体領域に低抵抗接触する第１の電
極と、前記第４の半導体領域と前記第５の半導体領域と
低抵抗接触する第２の電極を有することを特徴とする複
合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145091A JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145091A JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310171A true JPS63310171A (ja) | 1988-12-19 |
| JPH0624244B2 JPH0624244B2 (ja) | 1994-03-30 |
Family
ID=15377171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145091A Expired - Lifetime JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624244B2 (ja) |
Cited By (14)
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| EP0538282A1 (en) * | 1990-06-14 | 1993-04-28 | North Carolina State University | Gated base controlled thyristor |
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-
1987
- 1987-06-12 JP JP62145091A patent/JPH0624244B2/ja not_active Expired - Lifetime
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