JPS59202667A - 高速スイツチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複合型半導体素子に係わり、特に高速スイッチ
ング動作が可能な半導体素子に関する。

〔発明の背景〕　　　　′ ＦＡ（ファクトリ・オートメーション）、ＯＡ（オフに
ス・オートメーショ／）の分野でハ各種モータの制御や
、スイッチング電源などに高速スイッチング半導体素子
を必要とする。従来はノ（イポーラトランジスタが用い
られたが、最近ではＭＯＳ−ＦＥＴも多用されている。

しかし、バイポーラトランジスタはオン状態を維持する
ために必要な制御電力が大きく、一方ＭＯ８−ＦＥＴは
制御電力は小さくてすむが、例えば４００Ｖ以上の高耐
圧素子ではオン状態電圧が著しく高く、このため主回路
損失が極めて大きいという欠点があり改善が強く望まれ
ている。バイポーラトランジスタの入力段にＭＯＳ−Ｆ
ＥＴをカスケード接続すると、制御入力置方、オン状態
電圧が改善されるが、クーンオフ時間が長いという欠点
がある。

〔発明の目的〕

本発明の目的は、上記した従来素子の欠点を改良し、低
オン電圧、かつ低制御人力で高速スイッチング動作が可
能な半導体素子を提供することでおる。

〔発明の概要〕 本発明の要点は同一シリコン基体上にそれぞれＭＯＳ　
、−１”ＥＴ　、バイポーラトランジスタとして動作す
る領域が形成され、ＭＯＳ−ＦＥＴのソース電極がバイ
ポーラトランジスタのベース電極に接続され、ＭＯＳ−
ＦＥＴのドレイン電極がバイポーラトランジスタのコレ
クタ電極と接続され、かくしてバイポーラトランジスタ
のコレクタ・エミッタ間に印加された主回路電圧がＭＯ
Ｓ−ＦＥＴのゲート電極に供給された制御電圧信号によ
って制御できるようにし、かつターンオフ動作時にバイ
ポーラトランジスタのベース層からコレクタ電流が引出
され、ゲート電極に抜かれる如くダイオード領域を設け
ることである。なお、クーンオ／及びオン定常期間には
ゲートに加えられた信号はダイオード領域で阻止され、
ＭＯＳ−ＦＥＴ領域のみを効率よくドライブする。本発
明に不可欠のダイオード領域はバイポーラトランジスタ
のベース層の一部に設けられる。ベース層の一部にベー
スと反対導電型、即ちエミッタと同導電型の層を例えば
拡散形成されてもよい。但し、このダイオード領域はバ
イポーラトランジスタ領域のベース、コレクタ層中の過
剰蓄積キャリアを引抜くため、前記エミッタ同導電型の
層のベース層へのキャリア注入効率は小さくする方が望
ましい。このため、前記エミッタと同導電型の層の不純
物濃度はエミッタよりも低くする方がよい。特にベース
層の表面にショットキー障壁を形成する金属層を形成し
、ショットキーダイオードとすれば本発明のダイオード
領域として一層好適である。また、このダイオード領域
はバイポーラトランジスタのペース電極とは離して形成
することが望ましい。特にエミッタがダイオード領域を
取囲み、このエミッタを取囲むようベース電極を配置す
ることが望ましいが、勿論本発明に必須の配置ではない
。

〔発明の実施例〕

以下、実施例として示した図面によって本発明の詳細な
説明する。第１図は本発明の一実施例である高速スイッ
チング半導体素子の断面図である。

素子１００はｎ型低比抵抗の単結晶シリコン基体層１、
口型高比抵抗のシリコン層２、ｐ型で比較的低比抵抗の
シリコン層３、ｎ型低比抵抗のシリコン層４１，４２，
４３、金属（ＡＡ）層６．８゜９．１０、ｃｒ−Ｎｉ−
ｈｇの如き多層金属層７及び５１０２の如き絶縁膜５か
ら成る。

然して領域１５は金員層９をゲート電極、金属層８をソ
ース電極、金属層７をドレイン電極とする縦型ｎチャン
ネルＭＯ８−ＦＥＴとして動作する。

ｎ　ｆｆｌ　シ’Ｊコン４４１はソース、ｎ型７９３７
層２及びシリコン基体層１はトンイン層となる。一方、
領域１６は金属層６をエミツク電極、金属層７をコレク
タ電極、金属層８をベース電極とする縦型ｎ“　ｐｎｎ
＋バイポーラトランジスタとして動作する。この領域１
６内では口型シリコン層４２はエミッタ、口型シリコン
層３はベース、ｎ型７９３７層２及びシリコン基体層１
はコレクタとして作用する。領域１７では口型シリコン
層３とｎ型シリコ７Ｍ４３とが重要で、これらがダイオ
ードを形成している。ｎ型シリコ７層４１，４２．４３
及び口型シリコン層３はいずれもゲート電極９の中心線
を対称軸として左右に配置されているが、素子１００の
主表面に平行な平面内ではそれぞれ一体に連続している
。電極６，８．１０も同様である。電極９と１０はリー
ド１１で相互に接続されているが、このリード１１０代
わりに公知の多層配線技術によって電極９．１０を接続
してよいことはいうまでもない。主表面上において、電
極６．８に一部切欠きを設け、その切欠き部分に電極９
と１０の連結用配線を設けてもよい。か＼る装置１００
は例えば、］）ｉｆｆｕｓｉｏｎ　５ｅｌｆ−Ａ］ｉｇ
ｎとして知られているＭＯＳ−ＦＥＴの製造方法と全く
同じ方法で製造できる。

このような複数の機能領域１５，１６．１７から成る素
子１００の等価回路を第２図に示す。第２図に於て、０
．１はバイポーラトランジスタ（第１図の領域１６に対
応する）、Ｑ２はＭＯＳ−ＦＥＴ（第１図の領域１５に
対応する）、Ｄはダイオード（第１図の領域１７に対応
する）、６０．７０は主端子、９０は制御端子で、それ
ぞれ第１図の電極６，７．９に相当する。

次に素子１００のスイッチング動作について説明する。

第２図の主端子６０が接地され、他方の主端子７０に正
極性の主回路電圧が印加される。

この状態ではＱ２　、　Ｑ、＋　ともオフ状態で、した
がつて主端子６０．７０の間には僅かな洩れ電流が流れ
るだけである。制御端子９０に正極性の電圧信号を加え
ると１．、ｌ［！ｖｉＯ８−ＦＥＴ　Ｑ　２がターンオ
ンし、そのソース・ドレイン電流はバイポーラトランジ
スタＱ！のベースを駆動するためＱ！もターンオンし、
主端子６０．７０間は極めて低抵抗状態となる。このと
き制御信号はダイオードＤでさえぎられるため、直接Ｑ
ｔのベースを駆動することはない。したがって、制御信
号電力はＭＯＳ−ＦＥＴＱ２をドライブするに必要な極
めて小さい電力ですむ。次に、制御端子９０に加える制
御信号の極性を正から負に転すると、Ｍｓｓ−ＦＥＴ　
　Ｑ２は、内部に少数キャリアを蓄積していないため、
ゲートキャパシタンスの充放電時間で決まる短い遅れ時
間の後にターンオフする。このため、Ｑ＋の順方向ベー
スドライブ電流がカットされ、同時に、端子６０からＱ
夏のエミッタ、ベース、ダイオードＤを通って端子９０
に逆電流が流れ、この電流Ｑ１を強制的にターンオフさ
せる。

か＼る動作を第１図に則して説明する。エミッタ電極６
を接地し、電極７（コレクタ電極兼ドレイン電極）に外
部回路を接続して正電位を加える。

ゲート電極９の電位がゼロ、又は負、又はしきいｆ１Ｍ
％圧以下の正値であるとする。このとき、エミッタ電極
６と電極７の間の主回路電圧はベース層３とコレクタ層
（又はドレイン）２の間のｐｎ接合Ｊ！を逆バイアスす
るため、Ｊｌに隣接する高抵抗率の０層２の中に空間電
荷層（図示していない）を生じ、素子リリにはｐｎ接合
Ｊ１の小さい洩れ電流が流れるだけである。この状態で
、ゲート電極９に正電位のしきい値以上の制御信号を加
えると、ゲート電極９下のｐ層表面部分３５がｎ反転し
、チャネルを生ずるため領域１５がら成るＭＯＳ−Ｆ’
ＥＴが堺通し、８５で示す通路に沿って電流が流れる。

この電流は領域１６に於てはバイポーラトランジスタの
ベース電流として作用するため、バイポーラトランジス
タが導通し、通路８６に沿って主電流が流れる。領域１
５では電流は電子電流のみであり、抵抗は主として０層
２の抵抗率と厚さ、及び９層３にはさまれた０層２の部
分の幅によって決まシ、単位表面積当りの抵抗は大きい
が、通路８５を流れる電流は通路８６を１′１ 流れる電流の一〜□程度（正確には領域１０　１００ １６のバイポーラトランジスタの電流増幅率の逆数）で
よいので、領域１５０面積は比較的小さくても所期の目
的を達する。主回路電流の大部分はバイポーラトランジ
スタ領域１６を流れるが、領域１６に於ては０層２は過
剰の電子・正孔を蓄積し、導電率変調されるためオン電
圧は小さい。

次にゲート電極９の印加信号電圧を正から負に切換える
ターンオフ動作について説明する。制御信号が負に切換
わると、領域１５０ｎチヤネル（図示していない）は消
滅するため、通路８５を流れる電流はカットオンされる
。さらに領域１６の０層２．９層３に蓄積された過剰の
電子・正孔はダイオード領域１７を通る通路８７に沿っ
て流れて消滅し、短時間で熱平衡状態にもどる。かくし
て素子１００はオフ状態に移る。ダイオード領域１７か
ない場合には、ゲート信号が負となっても電極６．９間
に電流は流れず、上記した過剰蓄積キャリアは強制的に
引出されないため熱平衡状態に復するには長時間を要す
る。

なお、第１図の実施例ではオン状態に於てゲート信号電
位よシもコレクタ電極７の電位が低い場合には、０層４
３をコレクタ、０層４２をエミッタとする寄生ラテラル
トランジスタが動作しやすい。寄生トランジスタか動作
しないようにするには、０層４３と０層４２との離間距
離を０層４２直下の９層３の厚さよりも十分大きくする
必要がある。また、０層４３０代わりに電極１０をＷ。

Ａ４などｐ型シリコンとショットキー障壁を形成する金
属とすれば、薔生トラ／ジスク効来が生じないので好都
合である。

第３図は本発明の他の実施例である高速ヌイツチ／グ素
子の平面図の一部分、第４図はそのＡＡ’断面を示す。

素子２００は六角形のセルが多数個組合されて構成され
る。各セルの構造は第１図の素子１００とｌｂｌじで、
対応する部分には同じ符号を付しであるので説明は省略
する。このようにセル構造とすることによって、バイポ
ーラトランジスタ、ＭＯＳ−ＦＥＴ、ダイオード各領域
の面積比を最適にし、且つ所要の電流容量の素子を得る
ことができる。特に第１図の場合には大電流を流すため
にエミツタ層４２０幅を大きくしすぎると、ｎエミツタ
層４２直下の９層３を通る電流通路８７の抵抗が大きく
なるためターンオフ時間が長くなるが、第３゜４図の素
子２００の場合にはｎエミツタ層４２の幅をターンオフ
時間に影響せぬ程度、例えば１００μｍに選ぶことがで
きる。電流容量がセル数によって調整できることは勿論
である。

第３図のセル間の電極連結は多層配線によって実現され
る。第５図、第６図は第３図の各セルが多層配線された
完成状態でのそれぞれＡＡ’及びＢＢ’断面を示す。５
１は電極６，８．９をおおう第１の層間絶縁膜でＳｉＯ
２、ガラス又は有機物（例えばポリイミド樹脂）で構成
される。なお、第５．６図では５１は第４図の絶縁膜５
と区別していないが、実際には第４図の５に相当する絶
縁膜上に形成される。９１は層間配線電極金属層で、各
セルのゲート電極９及び電極１０を連結する。

９１の上に、これをおおうように第２の層間絶縁膜５２
が形成され、さらにその上に電極金属が付着され、電極
６２及び９２が形成される。電極６２は各セルのエミッ
タ電極６を連結し、電極９２は層間配線電極９１に接続
される。か＼る層間絶縁膜及び多層の配線電極はいずれ
も公知のスパッタ、ＣＶＤ、蒸着等の薄膜形成技術とホ
トエツチング技術の組合せで実現できることはいうまで
もない。

第７図は本発明の別の実施例の断面図を示す。

素子３００はｎ型高比抵抗の基体シリコン層２にｐ型埋
込拡散層１３を形成し、ｐ型高比抵抗層３をエピタキシ
ャル成長し、更に埋込拡散層に達する突接拡散層１３１
を形成した後、ｎ型層１２゜４１．４２．４３を例えば
拡散によって、また不純物ドープ量を制御された口型層
１２１を例えばイオン打込法によってそれぞれ形成し、
電極６゜７．８１，８２，９．１０となる金属層及び引
出し電極６２．７２を設けて製造される。５は絶縁物層
で、図では区別していないが、パッシベーション膜と眉
間絶縁層とを含んでいる。

電極７，８１．９はそれぞれドレイ／電極、ソース電極
、ゲート電極で、前二者はそれぞれｎ型層１２．４１に
接触し、ｎチャンネル横型ＭＯ８・ＦＥＴ　　を構成し
ている。ｎ型Ｎ１２はコレクタとしても動作し、ｎ型層
４２をエミッタ、９層３をベースとする横型バイポーラ
トランジスタのコレクタを兼ねている。このバイポーラ
トランジスタの電流増幅率を良くするためにｐ型埋込拡
散層１３、突接拡散層１３１がエミッタ４２を取囲んで
設けられ、ベース電極８２から供給されるベース電流が
主としてエミツタ層４２の平坦な底面に流入するように
なっている。ドレインとコレク久を兼ねた０層１２の周
辺に設けられた０層１２１は、０層１２．１２１と９層
３０間のｐｎ接合の降伏電圧を高めるだめのガードリン
グの役目をになう。ｎ型Ｎ４３は９層１３１とｐｎ接合
を形成し、ダイオードとして作用する。各′電極は第７
図の断面図では明確ではないが、リード１１，２６゜２
７．２８で図示の如く結ばれ、第２図の等価回路の如き
素子構成となっている。勿論、第７図のリード１１，２
６，２７．２８は多層配線によって素子３００と一体に
形成されても、また、外部電線接続によってもよく、い
ずれも本発明の趣旨は達成される。

かくして、第７図の素子３００は第２図の等価回路で詳
述した如く低制御電力で動作し、オン電圧が低く、高速
ターンオンが可能である。加えて、第７図実施例の場合
には全ての電極が一方の主表面に設けられること、及び
製造プロセスが既存のＩＣプロセスと適合するだめ、素
子３００の制御のためのＩＣと一体化しやすいという利
点を有する。

〔発明の効果〕

本発明により、従来高速ターンオフ動作できなかったＭ
ＯＳ−ＦＥＴとトランジスタのカスケード接続体の高速
ターンオン性能を保ちながら、高速ターンオフが可能な
一体化素子が得られる。またオン状態ではゲート電流は
殆んど流れないために制御電力が極めて少く、かつバイ
ポーラトランジスタと同等の低オン電圧が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例である高速スイッチング素子
の断面図、第２図はその等価回路図である。第３図は本
発明の他の実施例である高速スイッチング素子の部分平
面図、第４図は第３図のＡＡ’断面図である。第５図、
第６図は第３図の素子を多層配線した場合のＡＡ’及び
ＢＢ’断面を示す。第７図は本発明の別の実施例の断面
図である。 ７・・・ドレイン電極、コレクタ電極、８．８１・・・
ソース電極、９・・・ゲート電極、１５・・・ＭＯＳ−
ＦＥＴとして動作する領域、１６・・・バイポーラトラ
ンジス００ Ｖ イυの 二ρω

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ−ＦＥＴとして動作する部分、バイポーラト
   ランジスタとして動作する部分がシリコン基体上に一体
   化され、ＭＯＳ　−ＰＥＴのソース電極がトランジスタ
   のベース電極に接続され、ＭＯＳ−１ｒＥＴのドレイン
   電極がトランジスタのコレクタ電極に接続された複合素
   子に於て、ＭＯＳ−ＦＥＴのゲート電極とトランジスタ
   のベース間に整流方向がベースからゲート電極に向う方
   向にダイオードが接続されたことを特徴とする高速スイ
   ッチング装置。 ２　ダイオードがバイポーラトランジスタのエミッタに
   囲まれたベース層内に形成されたことを特徴とする特許
   請求の範囲第１項記載の高速スイッチング装置。 ３、　ダイオードがバイポーラトランジスタのベース層
   上にショットキ障壁をなすよう金属層を接触せしめて形
   成されたことを特徴とする特許請求の範囲第１項或いは
   第２項記載の高速スイッチング装置。 ４、　　ＭＯＳ−ＦＥＴと、バイポーラトランジスタと
   、ダイオードとを備え、ＭＯＳ−ＦＥＴのソース電極が
   バイポーラトランジスタのベース電極及びダイオードの
   アノード電極に接続され、ＭＯＳ−ＦＥＴのドレイン電
   極がバイポーラトランジスタのコレクタ電極及び第１の
   端子に接続され、バイポーラトランジスタのエミツク電
   極が第２の端子に接続され、ＭＯＳ　−Ｆ’ＥＴのゲー
   ト電極が第３の端子及びダイオードのカソード電極に接
   続されてなることを特徴とする高速スイッチング装置。