JPS58165374A - 複合トランジスタ - Google Patents
複合トランジスタInfo
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- JPS58165374A JPS58165374A JP57047385A JP4738582A JPS58165374A JP S58165374 A JPS58165374 A JP S58165374A JP 57047385 A JP57047385 A JP 57047385A JP 4738582 A JP4738582 A JP 4738582A JP S58165374 A JPS58165374 A JP S58165374A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一つの牟導体基ｌ［に絶縁ゲート電界効果トラ
ンジスタ（以下ＭＩ８ＦＥＴ）とバイポーラシランジメ
タとｖｓ虞した高耐圧高速パワートランジスタＫｌｌす
る。
ンジスタ（以下ＭＩ８ＦＥＴ）とバイポーラシランジメ
タとｖｓ虞した高耐圧高速パワートランジスタＫｌｌす
る。
パワー用半導体素子として代表されるものにバイポーラ
パワートランジスタと縦形構造のパワーＭＯ８ＦＩＴが
ある。このうちバイポーラパワートランジスタは、４１
Ｋオン抵抗か小さく電流容量が大であること、耐圧を大
きくし得ること、ｇｍか大きくとれること等の長所！有
する反面、スイッチング速度か低いこと、又、ドライブ
電力が大きいこと、４１ｋベース電流な流さないと低い
飽和電圧とならないこと等の欠点がある。これに対して
パワーＭＯ８ＰＩＩＴはスイッチング速度が高いこと、
ドライブ電力が小さく、直流電流か不要で入力容量の充
放電々樟のみで動作すること等の長所がある反面、オン
徽杭かチャネル部及びドレイン高比抵抗層の抵抗により
制限され極端に増大すること、又、そのためｋｌｌｌ流
容量か小さいこと等の欠点がある。
パワートランジスタと縦形構造のパワーＭＯ８ＦＩＴが
ある。このうちバイポーラパワートランジスタは、４１
Ｋオン抵抗か小さく電流容量が大であること、耐圧を大
きくし得ること、ｇｍか大きくとれること等の長所！有
する反面、スイッチング速度か低いこと、又、ドライブ
電力が大きいこと、４１ｋベース電流な流さないと低い
飽和電圧とならないこと等の欠点がある。これに対して
パワーＭＯ８ＰＩＩＴはスイッチング速度が高いこと、
ドライブ電力が小さく、直流電流か不要で入力容量の充
放電々樟のみで動作すること等の長所がある反面、オン
徽杭かチャネル部及びドレイン高比抵抗層の抵抗により
制限され極端に増大すること、又、そのためｋｌｌｌ流
容量か小さいこと等の欠点がある。
本願発明者はかかるバイポーラパワートランジスタとパ
ワーＭＯ８Ｆ１３Ｔとを組み合せ℃複合ノ（ワートラン
ジスタとするととＫより前記した個々の長所を生かしか
つ欠点Ｖ取り除くことに着目した・ したがって本発明の目的は一つの半導体基板に形成され
て高速性、低ドライブ電力性かつ大電流化の可能な半導
体装置を提供するととｋある。
ワーＭＯ８Ｆ１３Ｔとを組み合せ℃複合ノ（ワートラン
ジスタとするととＫより前記した個々の長所を生かしか
つ欠点Ｖ取り除くことに着目した・ したがって本発明の目的は一つの半導体基板に形成され
て高速性、低ドライブ電力性かつ大電流化の可能な半導
体装置を提供するととｋある。
以下本発明を実施例にそつ℃その内容を具体的に説明す
る。
る。
ｌｌ１１図は本発明による複合パワートランジスタの原
理的構成を示す回路図である。この複合パワートランジ
スタは、駆動段にエンノ１ンスメント型ＭＯ８ＦＥＴ（
Ｑ１４’、出力段にバイボーラトランジ、′ スタ■を有し、これらを・ダーリントン接続、すな′：
： わち、Ｑのソースとα１１６”４−スｖ接続するととも
にＱのドレインＶ（’ＩＩのコレクタと共通端子とし、
Ｑのゲートと■のエミッタをそれぞれ端子として堆り出
すとともに、Ｑのゲートと（Ｔのベースとの関に逆方向
ベース電１！ Ｉ、、 ｔ’流すダイオードυを介挿す
るものである。
理的構成を示す回路図である。この複合パワートランジ
スタは、駆動段にエンノ１ンスメント型ＭＯ８ＦＥＴ（
Ｑ１４’、出力段にバイボーラトランジ、′ スタ■を有し、これらを・ダーリントン接続、すな′：
： わち、Ｑのソースとα１１６”４−スｖ接続するととも
にＱのドレインＶ（’ＩＩのコレクタと共通端子とし、
Ｑのゲートと■のエミッタをそれぞれ端子として堆り出
すとともに、Ｑのゲートと（Ｔのベースとの関に逆方向
ベース電１！ Ｉ、、 ｔ’流すダイオードυを介挿す
るものである。
在米より複合パワートランジスタとして第３図に示すよ
うに２つのバイポーラ・トランジスタ（Ｔｓ ）−（
Ｔｍ ）ｔ’ダーリントン接続した構造は知られてお
り、この場合は前記したバイポーラトランジスタの長所
と短所をそなえている。これに対して、第４図に示すよ
うにＭＯＳＦＥＴ（ＱＩＶ駆動段に、バイポーラトラン
ジスタ■を出力段としてダーリントン接続することによ
り、バイポーラトランジスタの長所の大電流容量性とＭ
ＯＳＦＥＴの長所の高適性とｌ兼ねそなえた複合パワー
トランジスタが一見られる。しかしこの第４図の構造で
は下記の点で問題がある。在米のバイポーラトランジス
タわみｋよるダーリントン接続された複合トランジスタ
では電流により動作するが、ＭＯ８ＦｇＴ・じ−イボー
ラトランジスタによる複合トランジスタではＭＯ８Ｆ
Ｂ ＴＩＱ）にかける田Ｈ電圧によりスイッチング動作
する。Ｑのゲートに田電圧をかけるとベース電流１．が
流れてトランジスタ■がオンする。（ＱのゲートにＨ電
圧がかかるとＭ０８ＦＢＴＱはオフし、ＭＯ８素子への
電流が流れない方向（同図で点線の矢印ｌａｍで示す）
ｋなる。このためバイポーラトランジスタ（Ｔｌｋ蓄積
されたキャリアの行き場かなく自然消滅する他ない。そ
こで強制的にチャージＶ瞬間的に引っばり出すためベー
ス電流を大きくする必要がある。
うに２つのバイポーラ・トランジスタ（Ｔｓ ）−（
Ｔｍ ）ｔ’ダーリントン接続した構造は知られてお
り、この場合は前記したバイポーラトランジスタの長所
と短所をそなえている。これに対して、第４図に示すよ
うにＭＯＳＦＥＴ（ＱＩＶ駆動段に、バイポーラトラン
ジスタ■を出力段としてダーリントン接続することによ
り、バイポーラトランジスタの長所の大電流容量性とＭ
ＯＳＦＥＴの長所の高適性とｌ兼ねそなえた複合パワー
トランジスタが一見られる。しかしこの第４図の構造で
は下記の点で問題がある。在米のバイポーラトランジス
タわみｋよるダーリントン接続された複合トランジスタ
では電流により動作するが、ＭＯ８ＦｇＴ・じ−イボー
ラトランジスタによる複合トランジスタではＭＯ８Ｆ
Ｂ ＴＩＱ）にかける田Ｈ電圧によりスイッチング動作
する。Ｑのゲートに田電圧をかけるとベース電流１．が
流れてトランジスタ■がオンする。（ＱのゲートにＨ電
圧がかかるとＭ０８ＦＢＴＱはオフし、ＭＯ８素子への
電流が流れない方向（同図で点線の矢印ｌａｍで示す）
ｋなる。このためバイポーラトランジスタ（Ｔｌｋ蓄積
されたキャリアの行き場かなく自然消滅する他ない。そ
こで強制的にチャージＶ瞬間的に引っばり出すためベー
ス電流を大きくする必要がある。
Ｈ電圧印加のときＭＯＳＦＥＴのゲートＧ・ソース８関
に電流が流れない。このように出力側トランジスタの逆
方向ベース電流の１．が流れないのでオフタイム’ｏｆ
ｆ （” ”ｏｔｇ ” ’ｆ ）が運（ならない。
に電流が流れない。このように出力側トランジスタの逆
方向ベース電流の１．が流れないのでオフタイム’ｏｆ
ｆ （” ”ｏｔｇ ” ’ｆ ）が運（ならない。
本発明による複合パワートランジスタでは、第１図に示
したようｋＭＯ８ＦＥＴ（ＱのゲートＧとバイポーラト
ランジスタ■のベースＢとの関に逆方向ベース電流Ｉ、
、！流すダイオードｏ）Ｉｖ介挿することにより、田電
圧を駆動ＭＯ８ＰＥＴｔＱＩに印加（オン）のときはダ
イオードＤを通じてベース電流は流れることな（、出力
トランジスタ■はオンし、Ｈ電圧印加（オフ）のと伊は
逆方向のベース電［Ｉ□（破線の矢印で方向を示す）は
ゲート・ソース間のダイオード０ｖ通じ１流れることに
なる。
したようｋＭＯ８ＦＥＴ（ＱのゲートＧとバイポーラト
ランジスタ■のベースＢとの関に逆方向ベース電流Ｉ、
、！流すダイオードｏ）Ｉｖ介挿することにより、田電
圧を駆動ＭＯ８ＰＥＴｔＱＩに印加（オン）のときはダ
イオードＤを通じてベース電流は流れることな（、出力
トランジスタ■はオンし、Ｈ電圧印加（オフ）のと伊は
逆方向のベース電［Ｉ□（破線の矢印で方向を示す）は
ゲート・ソース間のダイオード０ｖ通じ１流れることに
なる。
本発明において、出力段のバイポーラトランジス＃■は
１１２図ＩＣ示すようにベース・エミッタ関に抵抗ｈ’
ｔ−挿入し、工２ツタ・コレクタ間にダイオードＤ゛、
を挿入した転流ダイオード内蔵トランジスタＴ、 ｖ用
い工もよい。
１１２図ＩＣ示すようにベース・エミッタ関に抵抗ｈ’
ｔ−挿入し、工２ツタ・コレクタ間にダイオードＤ゛、
を挿入した転流ダイオード内蔵トランジスタＴ、 ｖ用
い工もよい。
以上述べた本発明によれは下記のように効果が得られる
。
。
（１）高速化がで１番、出力段バイポーラトランジスタ
■のコレクー・ベース間はＩＤｘｌ（！ＯＮ（パワーＭ
Ｏ８Ｆｌ！ｆＴの内部抵抗）Ｋクランプされて完全飽和
にならず、又、ダイオードβにより逆方向ベース電流ｌ
流すことが可能であるととｋより高速化が実現する。
■のコレクー・ベース間はＩＤｘｌ（！ＯＮ（パワーＭ
Ｏ８Ｆｌ！ｆＴの内部抵抗）Ｋクランプされて完全飽和
にならず、又、ダイオードβにより逆方向ベース電流ｌ
流すことが可能であるととｋより高速化が実現する。
（２）低ドライブ電力化ができる。順方向にづい工はＭ
Ｏ８ＰＩＴＱのみのドライブ電流かあればよ゛く、全体
としてほとんど電流か′不便であり、逆方向ベース電流
の４１せばよいからドライブ電力の節減化が可能となる
。
Ｏ８ＰＩＴＱのみのドライブ電流かあればよ゛く、全体
としてほとんど電流か′不便であり、逆方向ベース電流
の４１せばよいからドライブ電力の節減化が可能となる
。
（３）大電流化かできる。出力段がバイポーラトランジ
スタであり、コレクタ電流ＩＣの１ ／ｈ□だけパワー
ＭＯ８ＦＥＴが電ｆｌｔを流すことが可能となる。
スタであり、コレクタ電流ＩＣの１ ／ｈ□だけパワー
ＭＯ８ＦＥＴが電ｆｌｔを流すことが可能となる。
第５図は本発明による複合パワートランジスタを一つの
半導体基板上に形成した場合の実施ｆ１１ｙ示す断面図
であり、１［６図はこの複合パワートランジスタの平面
図である。
半導体基板上に形成した場合の実施ｆ１１ｙ示す断面図
であり、１［６図はこの複合パワートランジスタの平面
図である。
第６図に示すようにこの複合パワートランジスタはＮ＋
Ｎ型８五基板の一生表面の中央部分を取り囲むよ５に
駆動段の縦形ＮチャネルＭＯ８ＦＥＴｔＱＩが形成され
、周辺部分にバイポーラＮＰＮ）ランジスタ■か形成さ
れ、中寄部分の厚い一化膜上にポリ（多結晶）Ｓ」ダイ
オード（Ｄか形成されたものである。ＷＩ５図において
、ｌは高濃１ｒｆＪ１ｓｔ基板、２は低濃［Ｎ岬彬ｉ層
で駆動段Ｍ０８ＦＢＴのドレイン、出力段トランジスタ
のコレクタとなる半導体基体を構成する。Ｎ”ｇ８ｉ基
板１の裏面にはコレクタ電極（Ｏとなる金属層３が形成
される。４． ！Ｓ、 ６． ７はＮ型Ｓｉ層の表
面よりＢ（＆ロン）等【導入拡散したＰ型ウェルであっ
て、このうち、Ｓは駆動段ＭＯ８Ｆ］３Ｔのベースとな
りそのＩＩＷの薄いゲート絶縁ＩＩＷ直下あ部分はチャ
ネル蕩となり、６は出力段バイポーラトランジスタのベ
ースとなる。７は周辺部高耐圧化ツタめのフィールドリ
ンクテインクリングでアル。
Ｎ型８五基板の一生表面の中央部分を取り囲むよ５に
駆動段の縦形ＮチャネルＭＯ８ＦＥＴｔＱＩが形成され
、周辺部分にバイポーラＮＰＮ）ランジスタ■か形成さ
れ、中寄部分の厚い一化膜上にポリ（多結晶）Ｓ」ダイ
オード（Ｄか形成されたものである。ＷＩ５図において
、ｌは高濃１ｒｆＪ１ｓｔ基板、２は低濃［Ｎ岬彬ｉ層
で駆動段Ｍ０８ＦＢＴのドレイン、出力段トランジスタ
のコレクタとなる半導体基体を構成する。Ｎ”ｇ８ｉ基
板１の裏面にはコレクタ電極（Ｏとなる金属層３が形成
される。４． ！Ｓ、 ６． ７はＮ型Ｓｉ層の表
面よりＢ（＆ロン）等【導入拡散したＰ型ウェルであっ
て、このうち、Ｓは駆動段ＭＯ８Ｆ］３Ｔのベースとな
りそのＩＩＷの薄いゲート絶縁ＩＩＷ直下あ部分はチャ
ネル蕩となり、６は出力段バイポーラトランジスタのベ
ースとなる。７は周辺部高耐圧化ツタめのフィールドリ
ンクテインクリングでアル。
８、 ９．１０は８１層表面ＫＡＪ （？Ｘ）、 Ｐ（
リン）等を導入拡散した高濃［Ｎ＋型層であって、この
うち８はＭＯ８ＦＩ！ｔＴのソース、９はバイポーラト
ランジスタの工はツタ、１０は周辺のガードリンクであ
る。ソースＮ中層８の上には２層５と短絡させたソース
電極となるＡ１層１１を設は工その一部はべ下１２層６
に接続し、エミッタＮ中層９の上には予電ツタ電極とな
るＡＪ層１２ｖ設け、周辺ガードリンクＮヤ層１０の上
にはガードリンクとなあ、ム１層１３ｔ−設けである。
リン）等を導入拡散した高濃［Ｎ＋型層であって、この
うち８はＭＯ８ＦＩ！ｔＴのソース、９はバイポーラト
ランジスタの工はツタ、１０は周辺のガードリンクであ
る。ソースＮ中層８の上には２層５と短絡させたソース
電極となるＡ１層１１を設は工その一部はべ下１２層６
に接続し、エミッタＮ中層９の上には予電ツタ電極とな
るＡＪ層１２ｖ設け、周辺ガードリンクＮヤ層１０の上
にはガードリンクとなあ、ム１層１３ｔ−設けである。
、′
１４はゲート絶縁属となるうすい８ｊＯ，Ｊ［，１５は
フィールド部となる厚い８ｉ０１膜、１６は層間絶縁属
となる８ｉ０．ｌ［である。１７． １８． １９は絶
縁膜の上に形成されたポリＳ１層で不純物ドープにより
低抵抗化され、このうち、１７はＮ＋ドープ（リン又は
ヒ素ドープ）のゲート、１８はＰ＋ドニプ（ボロンドー
プ）層、１９はＮ＋ドーグ（リン又はヒ素ドープ）層で
ＮＰＮ＠合がポリ８１ダイオードな構成する。このうち
Ｎ＋ドープのゲート１７にはゲート電極となるＡＩ層２
０が接続され、Ｐ＋ドープ層１８はソース電極１１のＡ
ｊ電極が延びて接続される。
フィールド部となる厚い８ｉ０１膜、１６は層間絶縁属
となる８ｉ０．ｌ［である。１７． １８． １９は絶
縁膜の上に形成されたポリＳ１層で不純物ドープにより
低抵抗化され、このうち、１７はＮ＋ドープ（リン又は
ヒ素ドープ）のゲート、１８はＰ＋ドニプ（ボロンドー
プ）層、１９はＮ＋ドーグ（リン又はヒ素ドープ）層で
ＮＰＮ＠合がポリ８１ダイオードな構成する。このうち
Ｎ＋ドープのゲート１７にはゲート電極となるＡＩ層２
０が接続され、Ｐ＋ドープ層１８はソース電極１１のＡ
ｊ電極が延びて接続される。
第７図はダイオード部を拡大した平面図であって、実線
で囲む部分はゲート及びソース電極となるＡ！層を示し
、一点さ線はポリＳｉ層におけるＮＰＮ＠台な示し、破
線で囲まれた部分はポリ′８ｉＭＩへのＡｊ層のコンタ
クト部分である。第８図は第７図におけるＡ −Ａ’切
断面、第９図は同じ＜ Ｂ −Ｂ’切断面を示す。第１
０図は第７図で示したダイオードを等価的に示す回路図
で、このうち■は中央部のＮ＋ドープ層員、■は周囲部
（絶縁ゲート側）のＮ“ ドープ層錦、■はＰ” ドー
プ層ａηを示している。
で囲む部分はゲート及びソース電極となるＡ！層を示し
、一点さ線はポリＳｉ層におけるＮＰＮ＠台な示し、破
線で囲まれた部分はポリ′８ｉＭＩへのＡｊ層のコンタ
クト部分である。第８図は第７図におけるＡ −Ａ’切
断面、第９図は同じ＜ Ｂ −Ｂ’切断面を示す。第１
０図は第７図で示したダイオードを等価的に示す回路図
で、このうち■は中央部のＮ＋ドープ層員、■は周囲部
（絶縁ゲート側）のＮ“ ドープ層錦、■はＰ” ドー
プ層ａηを示している。
上に述べた複合パワートランジスタにおいては、ｇｌｌ
ｌｔ−参ｊ［Ｌ、ＭＯ８Ｆ ｌｉｔ ＴＱのグー）１ｃ
（−１４電圧が印加される（オｙＩＩＩ１１作）とき、
ソースからドレイン（Ｎｆｔｌｉ：）Ｋかけ曵キャリア
か破線の矢印方向（１，電流は矢印と逆方向）に流れ、
ＮＰＮトランジスタにおい工ベースＰ層からコレクタ（
Ｎ基＠）Ｋかけ″ＣＣ中ソリア流れ（Ｉ、電流は矢印と
逆方向）る、又、Ｈ゛電圧印加される（オフ動作）とき
、ベース逆方向電流Ｉ□はベース・ソースから□ポリ８
ムダイオードのＰＮｌｉｅｔ’経てゲート電極へ流れる
・ 以上実施例で述べた本発明はＮ＋ Ｎ型Ｓ１基板上に形
成した縦形ＮチャネルＭＯ８ＦＢＴＶ駆動段とし、その
周辺に形成したバイポーラＮＰＮ）、ランジス−を出力
段とするとともにポリ８１ダイオードｔベース・ゲート
聞に挿入した複合パワートランジスタ＃Ｃおいては、ｌ
ｌ１図の回路図Ｙ対象とする実施例で説明した理由と同
じ理由で、（１）高速化ができる、（２）低ドライブ電
力化ができる、（３）大電流化が可能であるとともｋさ
らに下記の効果を有する。
ｌｔ−参ｊ［Ｌ、ＭＯ８Ｆ ｌｉｔ ＴＱのグー）１ｃ
（−１４電圧が印加される（オｙＩＩＩ１１作）とき、
ソースからドレイン（Ｎｆｔｌｉ：）Ｋかけ曵キャリア
か破線の矢印方向（１，電流は矢印と逆方向）に流れ、
ＮＰＮトランジスタにおい工ベースＰ層からコレクタ（
Ｎ基＠）Ｋかけ″ＣＣ中ソリア流れ（Ｉ、電流は矢印と
逆方向）る、又、Ｈ゛電圧印加される（オフ動作）とき
、ベース逆方向電流Ｉ□はベース・ソースから□ポリ８
ムダイオードのＰＮｌｉｅｔ’経てゲート電極へ流れる
・ 以上実施例で述べた本発明はＮ＋ Ｎ型Ｓ１基板上に形
成した縦形ＮチャネルＭＯ８ＦＢＴＶ駆動段とし、その
周辺に形成したバイポーラＮＰＮ）、ランジス−を出力
段とするとともにポリ８１ダイオードｔベース・ゲート
聞に挿入した複合パワートランジスタ＃Ｃおいては、ｌ
ｌ１図の回路図Ｙ対象とする実施例で説明した理由と同
じ理由で、（１）高速化ができる、（２）低ドライブ電
力化ができる、（３）大電流化が可能であるとともｋさ
らに下記の効果を有する。
（４） 高耐圧化ができる。駆動段ＭＯ８ＦＢＴＶ縦
形として構成することにより、出力段バイポーラトラン
ジスタと同じ高耐圧基板を共有し高耐圧化できるととも
に大電流化と相いまって大電力化パワートランジスタを
製造できる。
形として構成することにより、出力段バイポーラトラン
ジスタと同じ高耐圧基板を共有し高耐圧化できるととも
に大電流化と相いまって大電力化パワートランジスタを
製造できる。
（５）製造か容易である。駆動段にポリＳｉ ケートＭ
０８ＦＢＴＶ用い、ポリ８１ダイオードを採用するもの
であるから、特別なプロセスや新たな工程を加えること
な（製造ができる。ポリｓ最ダイオードは父、ゲートの
保饅ダイオードを兼ねることができる。
０８ＦＢＴＶ用い、ポリ８１ダイオードを採用するもの
であるから、特別なプロセスや新たな工程を加えること
な（製造ができる。ポリｓ最ダイオードは父、ゲートの
保饅ダイオードを兼ねることができる。
本発明は前記実施例に限足されるものでなく、これ以外
にも下記のよ５に変形例を有する。
にも下記のよ５に変形例を有する。
（１）出力段バイボーラド与ンジスタ■に第２図で示し
た転流ダイオード内−トランジスタ音用いたものを駆動
段Ｍ Ｏ８Ｆ Ｂ”Ｉ”・：゛、と同じ半導体基板上に
形成する。
た転流ダイオード内−トランジスタ音用いたものを駆動
段Ｍ Ｏ８Ｆ Ｂ”Ｉ”・：゛、と同じ半導体基板上に
形成する。
（２）ポリ８１ダイオードの代りに基板表面に選択拡散
により形成したＰＮｇ合ダイオードを用いることも可能
である。しかし、この場合、出力段バイポーラトランジ
スタのペースと駆動１１１Ｍ０８ＦＢＴのゲートの間に
を生トランジスタか生じるた−め、寄生トランジスタと
しての動作を起さないように電流増幅率Ｖ＠め工低くお
さえる等のその配置、構造に考慮が公費である。
により形成したＰＮｇ合ダイオードを用いることも可能
である。しかし、この場合、出力段バイポーラトランジ
スタのペースと駆動１１１Ｍ０８ＦＢＴのゲートの間に
を生トランジスタか生じるた−め、寄生トランジスタと
しての動作を起さないように電流増幅率Ｖ＠め工低くお
さえる等のその配置、構造に考慮が公費である。
（３）半導体基板、拡散層の導電型、拡散層のレイアウ
ト、電極のレイアウト等を必ｌ！ＶｃＫ；５じて変更す
る。
ト、電極のレイアウト等を必ｌ！ＶｃＫ；５じて変更す
る。
本発明は高速・高耐圧・大電流パワートランジスタに主
として適用するものであり、例えば、１２００Ｖ級の偏
向用（キャラクタディスプレイ等）トランジスタ中４−
４１ドライブ用トランジスタに応用して極めて有効であ
る。
として適用するものであり、例えば、１２００Ｖ級の偏
向用（キャラクタディスプレイ等）トランジスタ中４−
４１ドライブ用トランジスタに応用して極めて有効であ
る。
第１図は本実−による複合パワートランジスタの原理的
構成ｖ４’を回路図、Ｉ［２図は本発明の応用例を示す
−ＩＩ＠路図、１１１３１１及び第４図は本発明の詳細
な説明するための回路図、第５図は本発明による複合パ
ワートランジスタの一実施例な示す縦断面図、第６図は
纂５図で示した複合パワートランジスタの平面図、第７
図は第６図におけるポリ８Ｉダイオード部分の拡大平面
図、第８図は第７図におけるＡ −Ａ’切断面図、第９
図は第７図におけるＢ −Ｂ’切断面因、萬１０図は第
７図〜第９図で示すポリ８１ダイオードの等価回路図で
あるＯ Ｑ・・・ＭＯ８ＦＥＴ、Ｔ・・・バイポーラトランジス
タ、Ｄ・・・ダイオード、ｌ・・・Ｎ”１１８ｉ基板、
２・・・Ｎｌｌａｉ層、３・・・コレクタ電極、４．
５． ６． ７・・・Ｐ型ウェル、８．９．１０・・・
Ｎ＋型層、１１゜１２．１３・・・Ａ７層、１４．・・
１５．．１６・・・８ｉ０゜膜、１７．１８．１９・・
・ポリ８１層、２０・・・Ａ４層。 ｔ／、９．−、、’。 第 １ 図 第 ２ 図
構成ｖ４’を回路図、Ｉ［２図は本発明の応用例を示す
−ＩＩ＠路図、１１１３１１及び第４図は本発明の詳細
な説明するための回路図、第５図は本発明による複合パ
ワートランジスタの一実施例な示す縦断面図、第６図は
纂５図で示した複合パワートランジスタの平面図、第７
図は第６図におけるポリ８Ｉダイオード部分の拡大平面
図、第８図は第７図におけるＡ −Ａ’切断面図、第９
図は第７図におけるＢ −Ｂ’切断面因、萬１０図は第
７図〜第９図で示すポリ８１ダイオードの等価回路図で
あるＯ Ｑ・・・ＭＯ８ＦＥＴ、Ｔ・・・バイポーラトランジス
タ、Ｄ・・・ダイオード、ｌ・・・Ｎ”１１８ｉ基板、
２・・・Ｎｌｌａｉ層、３・・・コレクタ電極、４．
５． ６． ７・・・Ｐ型ウェル、８．９．１０・・・
Ｎ＋型層、１１゜１２．１３・・・Ａ７層、１４．・・
１５．．１６・・・８ｉ０゜膜、１７．１８．１９・・
・ポリ８１層、２０・・・Ａ４層。 ｔ／、９．−、、’。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、駆動段に絶縁ゲート電界効果トランジスタｔ、出力
段にバイポーラトランジスタを有し、これらをダーリン
トン接続するとともに前者のゲートと後者のペースとの
関に逆方向ペース電流を流すダイオードを介挿して成る
ことＶ特徴とする複合パワートランジスタ。 ２、一つの半導体基板上に絶縁ゲート電界効果トランジ
スタと、バイポーラトランジスタ及びダイオードを形成
し、絶縁ゲート電界効果トランジスタを駆動段としバイ
ポーラトランジスタな出力段とするダーリントン接続す
るとともに、ダイオードを前者のゲートと後者のベース
との聞に逆方向ベース電流を流すようＫＩ［Ｉ続しｔご
とＶ特徴とすル複合パワートランジスタ。 ３゜絶縁ゲート及びダイオードは一体に形成された多結
晶半導体層から成る特許請求の範囲第２項に記載の複合
パワートランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047385A JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047385A JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165374A true JPS58165374A (ja) | 1983-09-30 |
| JPH0366816B2 JPH0366816B2 (ja) | 1991-10-18 |
Family
ID=12773631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047385A Granted JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165374A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212173A (ja) * | 1982-04-01 | 1983-12-09 | 株式会社東芝 | 制御装置を備えたバイポ−ラ・トランジスタ装置 |
| WO1985004285A1 (en) * | 1984-03-16 | 1985-09-26 | Motorola, Inc. | Integrated bipolar-mos semiconductor device with common colle ctor and drain |
| JPS62293678A (ja) * | 1986-06-12 | 1987-12-21 | Fuji Electric Co Ltd | スイツチング用半導体装置 |
| US4811074A (en) * | 1984-09-27 | 1989-03-07 | Siemens Aktiengesellschaft | Darlington circuit comprising a field effect transistor and a bipolar output transistor |
| JPH07321214A (ja) * | 1994-05-19 | 1995-12-08 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力集積回路構体およびその製造方法 |
| JP2012241854A (ja) * | 2011-05-23 | 2012-12-10 | Rinnai Corp | ガス遮断弁およびモータ安全弁 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202667A (ja) * | 1983-05-02 | 1984-11-16 | Hitachi Ltd | 高速スイツチング装置 |
-
1982
- 1982-03-26 JP JP57047385A patent/JPS58165374A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202667A (ja) * | 1983-05-02 | 1984-11-16 | Hitachi Ltd | 高速スイツチング装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212173A (ja) * | 1982-04-01 | 1983-12-09 | 株式会社東芝 | 制御装置を備えたバイポ−ラ・トランジスタ装置 |
| WO1985004285A1 (en) * | 1984-03-16 | 1985-09-26 | Motorola, Inc. | Integrated bipolar-mos semiconductor device with common colle ctor and drain |
| US4783694A (en) * | 1984-03-16 | 1988-11-08 | Motorola Inc. | Integrated bipolar-MOS semiconductor device with common collector and drain |
| US4811074A (en) * | 1984-09-27 | 1989-03-07 | Siemens Aktiengesellschaft | Darlington circuit comprising a field effect transistor and a bipolar output transistor |
| JPS62293678A (ja) * | 1986-06-12 | 1987-12-21 | Fuji Electric Co Ltd | スイツチング用半導体装置 |
| JPH07321214A (ja) * | 1994-05-19 | 1995-12-08 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力集積回路構体およびその製造方法 |
| JP2012241854A (ja) * | 2011-05-23 | 2012-12-10 | Rinnai Corp | ガス遮断弁およびモータ安全弁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366816B2 (ja) | 1991-10-18 |
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