JPS62293678A - スイツチング用半導体装置 - Google Patents
スイツチング用半導体装置Info
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- JPS62293678A JPS62293678A JP13705886A JP13705886A JPS62293678A JP S62293678 A JPS62293678 A JP S62293678A JP 13705886 A JP13705886 A JP 13705886A JP 13705886 A JP13705886 A JP 13705886A JP S62293678 A JPS62293678 A JP S62293678A
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000000969 carrier Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 8
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- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の属する技術分野〕
この発明はバイポーラトランジスタとユニポーラトラン
ジスタとを同一半導体基板に一体化してダーリントン接
続することにより、オン抵抗を小さく、かつ高速スイッ
チング動作を可能にしたスイッチング用半導体装置に関
する。
ジスタとを同一半導体基板に一体化してダーリントン接
続することにより、オン抵抗を小さく、かつ高速スイッ
チング動作を可能にしたスイッチング用半導体装置に関
する。
従来より、この種のスイッチング用半導体装置としては
バイポーラトランジスタとユニポーラトランジスタ、例
えば縦形ＭＯ３ＦＢＴがそれぞれ単独の半導体装置とし
てはよく知られている。このような半導体装置には各々
次のような特徴を有する。
バイポーラトランジスタとユニポーラトランジスタ、例
えば縦形ＭＯ３ＦＢＴがそれぞれ単独の半導体装置とし
てはよく知られている。このような半導体装置には各々
次のような特徴を有する。
すなわち、通常バイポーラトランジスタは、特に高耐圧
な特性を得るためにコレクタ層に高比抵抗基板を使用し
た場合でも、飽和状態の使用では伝導度変調を起こして
おり、そのオン抵抗は小さくなる特長を有する。しかし
、そのスイッチング速度は少数キャリアの蓄積効果によ
り、ターンオフ時間が長くなるので遅くなる。
な特性を得るためにコレクタ層に高比抵抗基板を使用し
た場合でも、飽和状態の使用では伝導度変調を起こして
おり、そのオン抵抗は小さくなる特長を有する。しかし
、そのスイッチング速度は少数キャリアの蓄積効果によ
り、ターンオフ時間が長くなるので遅くなる。
一方、縦形ＭＯＳＦＥＴは本来少数キャリアが蓄積する
ということがないのでスイッチング速度は速いが、少数
キャリアの注入に基づく伝導度変調が起こらないので定
常状態におけるオン抵抗が大きいという問題がある。
ということがないのでスイッチング速度は速いが、少数
キャリアの注入に基づく伝導度変調が起こらないので定
常状態におけるオン抵抗が大きいという問題がある。
従って、一般的にはスイッチング回路において、バイポ
ーラトランジスタは定常損失が小さいが、スイッチング
損失が大きい特性を示すので、比較的低周波（一般的に
は５０ｋ）ｌｚ以下）で用いられることが多く、縦形Ｍ
ＯＳＦＥＴは逆にスイッチング損失が小さいが定常損失
が大きいので、比較的高周波（一般的には１ＱＱｋＨｚ
以上）で用いられることが多い。
ーラトランジスタは定常損失が小さいが、スイッチング
損失が大きい特性を示すので、比較的低周波（一般的に
は５０ｋ）ｌｚ以下）で用いられることが多く、縦形Ｍ
ＯＳＦＥＴは逆にスイッチング損失が小さいが定常損失
が大きいので、比較的高周波（一般的には１ＱＱｋＨｚ
以上）で用いられることが多い。
またそれらの中間の周波数領域である周波数ｆ＝２０〜
１００ｋＨｚにおいてはその用途に応じて両者の特徴を
もつ半導体装置が望まれている。例えばそのようなもの
として、既に前段をユニポーラトランジスタで、後段を
バイポーラトランジスタに配してそれぞれ個別の素子を
ダーリントン接続をしたいわゆるバイＭＯ３ＣＡＳＣＡ
ＤＥ ）ランジスタが知られている。しかし、この場
合はたとえ同一基板内に配置されたとしても独立の２素
子を単に配線しただけの構成であるので半導体装置全体
をそれほど小さくはできず、しかも配線が複雑化し、配
線作業時間の増加あるいは製品の良品率の低下の原因と
なり易い問題があった。
１００ｋＨｚにおいてはその用途に応じて両者の特徴を
もつ半導体装置が望まれている。例えばそのようなもの
として、既に前段をユニポーラトランジスタで、後段を
バイポーラトランジスタに配してそれぞれ個別の素子を
ダーリントン接続をしたいわゆるバイＭＯ３ＣＡＳＣＡ
ＤＥ ）ランジスタが知られている。しかし、この場
合はたとえ同一基板内に配置されたとしても独立の２素
子を単に配線しただけの構成であるので半導体装置全体
をそれほど小さくはできず、しかも配線が複雑化し、配
線作業時間の増加あるいは製品の良品率の低下の原因と
なり易い問題があった。
本発明はこのような問題点に鑑みてなされたものであり
、バイポーラトラ１ンジスタとユニポーラトランジスタ
をより一層コンパクトに一体化すると共に配線を容易に
してその製造効率を高くすることを目的とする。
、バイポーラトラ１ンジスタとユニポーラトランジスタ
をより一層コンパクトに一体化すると共に配線を容易に
してその製造効率を高くすることを目的とする。
本発明はスイッチング用半導体装置が、−導電形の高比
抵抗半導体基板に形成される該基板をドレイン層とする
ユニポーラトランジスタ領域と前記基板をコレクタ層と
するバイポーラトランジスタ領域とから成り、ユニポー
ラトランジスタ領域を前段、バイポーラトランジスタ領
域を後段とするダーリントン接続に配線したものにおい
て、バイポーラトランジスタ領域のベース領域がユニポ
ーラトランジスタ領域のチャンネル領域を取り囲み、し
かもこのチャンネル領域に対して、前記基板に注入され
る少数キャリアの拡散長以下の近接した距離に前記バイ
ポーラトランジスタのベース領域が配置されてなること
により前記目的を達成するものである。
抵抗半導体基板に形成される該基板をドレイン層とする
ユニポーラトランジスタ領域と前記基板をコレクタ層と
するバイポーラトランジスタ領域とから成り、ユニポー
ラトランジスタ領域を前段、バイポーラトランジスタ領
域を後段とするダーリントン接続に配線したものにおい
て、バイポーラトランジスタ領域のベース領域がユニポ
ーラトランジスタ領域のチャンネル領域を取り囲み、し
かもこのチャンネル領域に対して、前記基板に注入され
る少数キャリアの拡散長以下の近接した距離に前記バイ
ポーラトランジスタのベース領域が配置されてなること
により前記目的を達成するものである。
本発明の一実施例について図面を用いて詳細に説明する
。
。
第１図は本発明のスイッチング用半導体装置の一実施例
の断面図、第２図はその等価回路図である。まず本発明
のスイッチング用半導体装置を説明する。第１図の高比
抵抗Ｎ形半導体基板１の一方の面から縦形ＭＯ３ＦＩＩ
：Ｔ領域とバイポーラトランジスタ領域のそれぞれのＰ
゛ベース領域部分２．３を形成し、さらにそれぞれＮ“
ソース領域４．Ｎ１エミッタ領域５を設け、ソース電極
Ｓをベース領域２とソース領域４に跨がるように形成す
る。Ｎ゛エミッタ領域５に接する部分にはエミッタ電極
Ｅを形成し、ソース電極Ｓからバイポーラトランジスタ
領域のベース領域３のベース電極已に第２図の等価回路
となるようにアルミ電極配線する。基板１の他方の面に
はＮ゛高濃度領域６を形成し、さらにコレクタ電極Ｃを
形成する。縦形ＭＯ３ＦＥＴ領域のチャンネル領域７に
は絶縁膜８を介してゲート電極Ｇが設けられる。この際
縦形ＭＯＳＰＥＴ領域のチャンネル領域７に対して、前
記基板ｌに注入される少数キャリアの拡散長以下の近接
した距離にバイポーラトランジスタのベース領域３を配
置すると共に、このベース領域３がチャンネル領域７を
取り囲むように配置することに本発明の特徴の１つがあ
る。
の断面図、第２図はその等価回路図である。まず本発明
のスイッチング用半導体装置を説明する。第１図の高比
抵抗Ｎ形半導体基板１の一方の面から縦形ＭＯ３ＦＩＩ
：Ｔ領域とバイポーラトランジスタ領域のそれぞれのＰ
゛ベース領域部分２．３を形成し、さらにそれぞれＮ“
ソース領域４．Ｎ１エミッタ領域５を設け、ソース電極
Ｓをベース領域２とソース領域４に跨がるように形成す
る。Ｎ゛エミッタ領域５に接する部分にはエミッタ電極
Ｅを形成し、ソース電極Ｓからバイポーラトランジスタ
領域のベース領域３のベース電極已に第２図の等価回路
となるようにアルミ電極配線する。基板１の他方の面に
はＮ゛高濃度領域６を形成し、さらにコレクタ電極Ｃを
形成する。縦形ＭＯ３ＦＥＴ領域のチャンネル領域７に
は絶縁膜８を介してゲート電極Ｇが設けられる。この際
縦形ＭＯＳＰＥＴ領域のチャンネル領域７に対して、前
記基板ｌに注入される少数キャリアの拡散長以下の近接
した距離にバイポーラトランジスタのベース領域３を配
置すると共に、このベース領域３がチャンネル領域７を
取り囲むように配置することに本発明の特徴の１つがあ
る。
このようにベース領域３をチャンネル領域７に近接して
配置することにより、特にＭ ＯＳ Ｆ Ｅ Ｔのチャ
ンネル領域７の近辺にあってＭＯＳＦＥＴのオン抵抗Ｒ
ｏｓ ＋ｏｘ＋を決定するＮ高比抵抗（Ｎ−と略す）基
板部分９と、Ｎ″基板層１のチャンネル領域７とＰベー
ス領域３０間の部分とは、この部分へ注入される少数キ
ャリアの拡散長以下の近接した距離内にあるので、バイ
ポーラトランジスタ領域における少数キャリアの注入に
基づく伝導度変調により低いオン抵抗Ｒ１（。。の値に
なる。従って、高耐圧特性であっても、縦形ＭＯ５ＦＥ
Ｔの特性に基づいてスイツチング特性が良く、しかもＮ
一層の伝導度変調に基づく低い定常損失の半導体装置が
得られる。
配置することにより、特にＭ ＯＳ Ｆ Ｅ Ｔのチャ
ンネル領域７の近辺にあってＭＯＳＦＥＴのオン抵抗Ｒ
ｏｓ ＋ｏｘ＋を決定するＮ高比抵抗（Ｎ−と略す）基
板部分９と、Ｎ″基板層１のチャンネル領域７とＰベー
ス領域３０間の部分とは、この部分へ注入される少数キ
ャリアの拡散長以下の近接した距離内にあるので、バイ
ポーラトランジスタ領域における少数キャリアの注入に
基づく伝導度変調により低いオン抵抗Ｒ１（。。の値に
なる。従って、高耐圧特性であっても、縦形ＭＯ５ＦＥ
Ｔの特性に基づいてスイツチング特性が良く、しかもＮ
一層の伝導度変調に基づく低い定常損失の半導体装置が
得られる。
しかもバイポーラトランジスタのペース領域３がチャン
ネル領域７を取り囲むように配置したので、ダーリント
ン會続がきわめて単純になり、配線が容易になる。
ネル領域７を取り囲むように配置したので、ダーリント
ン會続がきわめて単純になり、配線が容易になる。
さらにＮ−基板にライフタイムキラーを拡散などの手段
で導入して基板部分の少数キャリアの拡散長を変えるこ
とにより、チャンネル領域７とＰペース領域３の間の距
離より少数キャリアの拡散長を長くして縦形ＭＯ５ＦＢ
Ｔの影響の強い半導体装置にしたり又その逆にしてバイ
ポーラトランジスタの影響の強いものにすることができ
る。本発明は特に後者に特徴を有する。
で導入して基板部分の少数キャリアの拡散長を変えるこ
とにより、チャンネル領域７とＰペース領域３の間の距
離より少数キャリアの拡散長を長くして縦形ＭＯ５ＦＢ
Ｔの影響の強い半導体装置にしたり又その逆にしてバイ
ポーラトランジスタの影響の強いものにすることができ
る。本発明は特に後者に特徴を有する。
第３図は縦形ＭＯＳＦＥ！Ｔ領域１０、バイポーラトラ
ンジスタ領域１１、Ｎ−基板領域１２をそれぞれ示すス
イッチング半導体装置の上面図である。第３図では９つ
のユニットが示されているが、必要に応じてユニットの
数を決めることができることは言うま丈もない。
ンジスタ領域１１、Ｎ−基板領域１２をそれぞれ示すス
イッチング半導体装置の上面図である。第３図では９つ
のユニットが示されているが、必要に応じてユニットの
数を決めることができることは言うま丈もない。
以上説明したように本発明のスイッチング用半導体装置
はバイポーラトランジスタ領域がユニポーラトランジス
タ領域のチャンネル領域部分を取り囲み、しかもこのチ
ャンネル領域部分に対して前記基板層に注入される少数
キャリアの拡散長以下の近接した距離に配置されるよう
にしたので、スイッチング特性が良く、定常損失も小さ
い特性を存しつつコンパクトに一体化することができる
。
はバイポーラトランジスタ領域がユニポーラトランジス
タ領域のチャンネル領域部分を取り囲み、しかもこのチ
ャンネル領域部分に対して前記基板層に注入される少数
キャリアの拡散長以下の近接した距離に配置されるよう
にしたので、スイッチング特性が良く、定常損失も小さ
い特性を存しつつコンパクトに一体化することができる
。
本発明は以上の説明ではユニポーラトランジスタとして
縦形ＭＯ３ＦＥＴを示したがこれに限るものではない。
縦形ＭＯ３ＦＥＴを示したがこれに限るものではない。
さらに実施例では高比抵抗基板としてＮ導電形基板で説
明したがＰ導電形であっても符号を変えるだけで同様に
説明できることは言うまでもない。
明したがＰ導電形であっても符号を変えるだけで同様に
説明できることは言うまでもない。
第１図は本碇明の一実施例の要部断面図、第２図は第１
図の等価回路、第３図は本発明の要部上面図である。 １−高比抵抗Ｎ形半導体基板、３− ベース領域、７
チャンネル領域、１０．・縦形Ｍ ＯＳ Ｆ Ｅ Ｔ領
域、１１バイポーラトランジスタ領域。 ！＋ 図 東２図
図の等価回路、第３図は本発明の要部上面図である。 １−高比抵抗Ｎ形半導体基板、３− ベース領域、７
チャンネル領域、１０．・縦形Ｍ ＯＳ Ｆ Ｅ Ｔ領
域、１１バイポーラトランジスタ領域。 ！＋ 図 東２図
Claims (1)
- 一導電形の高比抵抗半導体基板に、該基板をドレイン層
とするユニポーラトランジスタ領域と前記基板をコレク
タ層とするバイポーラトランジスタ領域とを形成し、ユ
ニポーラトランジスタ領域を前段、バイポーラトランジ
スタ領域を後段とする配線によりダーリントン接続とし
たものにおいて、バイポーラトランジスタ領域のベース
領域がユニポーラトランジスタ領域のチャンネル領域を
取り囲み、しかもこのチャンネル領域に対して前記基板
に注入される少数キャリアの拡散長以下の近接した距離
に前記バイポーラトランジスタのベース領域が配置され
ていることを特徴とするスイッチング用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137058A JP2710249B2 (ja) | 1986-06-12 | 1986-06-12 | スイッチング用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137058A JP2710249B2 (ja) | 1986-06-12 | 1986-06-12 | スイッチング用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293678A true JPS62293678A (ja) | 1987-12-21 |
| JP2710249B2 JP2710249B2 (ja) | 1998-02-10 |
Family
ID=15189903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137058A Expired - Lifetime JP2710249B2 (ja) | 1986-06-12 | 1986-06-12 | スイッチング用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710249B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0650195A2 (en) * | 1993-10-22 | 1995-04-26 | Zetex Plc | MOS/bipolar device |
| US5663096A (en) * | 1990-02-14 | 1997-09-02 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device with ground surface providing a reduced ON resistance |
| US6242967B1 (en) | 1998-06-15 | 2001-06-05 | Fuji Electric Co., Ltd. | Low on resistance high speed off switching device having unipolar transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165374A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | 複合トランジスタ |
-
1986
- 1986-06-12 JP JP61137058A patent/JP2710249B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165374A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | 複合トランジスタ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663096A (en) * | 1990-02-14 | 1997-09-02 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device with ground surface providing a reduced ON resistance |
| US5689130A (en) * | 1990-02-14 | 1997-11-18 | Nippondenso Co., Ltd. | Vertical semiconductor device with ground surface providing a reduced ON resistance |
| US5994187A (en) * | 1990-02-14 | 1999-11-30 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device |
| US6498366B1 (en) | 1990-02-14 | 2002-12-24 | Denso Corporation | Semiconductor device that exhibits decreased contact resistance between substrate and drain electrode |
| US6649478B2 (en) | 1990-02-14 | 2003-11-18 | Denso Corporation | Semiconductor device and method of manufacturing same |
| US6903417B2 (en) | 1990-02-14 | 2005-06-07 | Denso Corporation | Power semiconductor device |
| US6949434B2 (en) | 1990-02-14 | 2005-09-27 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US7064033B2 (en) | 1990-02-14 | 2006-06-20 | Denso Corporation | Semiconductor device and method of manufacturing same |
| EP0650195A2 (en) * | 1993-10-22 | 1995-04-26 | Zetex Plc | MOS/bipolar device |
| EP0650195B1 (en) * | 1993-10-22 | 2004-12-15 | Zetex Plc | MOS/bipolar device |
| US6242967B1 (en) | 1998-06-15 | 2001-06-05 | Fuji Electric Co., Ltd. | Low on resistance high speed off switching device having unipolar transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710249B2 (ja) | 1998-02-10 |
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