JP2000133730A - 半導体装置 - Google Patents
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2924/11—Device type
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】バイポーラトランジスタのコレクタ・ベース間
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタが接続された半導体
装置において、オン電圧、スイッチング時間等の特性向
上を図る。 【解決手段】バイポーラトランジスタのエミッタ電極と
第二のユニポーラトランジスタのドレイン電極とを結ぶ
配線上や、エミッタ電極、第二のユニポーラトランジス
タのドレイン電極等の、等電位の電極または配線の間を
結ぶワイヤ、或いは複数のワイヤを設け、その間の配線
抵抗を大幅に低減した。
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタが接続された半導体
装置において、オン電圧、スイッチング時間等の特性向
上を図る。 【解決手段】バイポーラトランジスタのエミッタ電極と
第二のユニポーラトランジスタのドレイン電極とを結ぶ
配線上や、エミッタ電極、第二のユニポーラトランジス
タのドレイン電極等の、等電位の電極または配線の間を
結ぶワイヤ、或いは複数のワイヤを設け、その間の配線
抵抗を大幅に低減した。
Description
【０００１】
【発明の属する技術分野】本発明は、ユニポーラトラン
ジスタとバイポーラトランジスタとを接続した、オン抵
抗が低く、高速スイッチング特性を示す半導体装置に関
する。
ジスタとバイポーラトランジスタとを接続した、オン抵
抗が低く、高速スイッチング特性を示す半導体装置に関
する。
【０００２】
【従来の技術】オン抵抗が低く、高速スイッチング特性
を示す個別のスイッチング用半導体装置として、バイポ
ーラトランジスタ（以下ＢＪＴと記す）とユニポーラト
ランジスタがあり、ユニポーラトランジスタの例として
例えば絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）がよく知られている。また最近では、電圧
制御が可能なバイポーラトランジスタである絶縁ゲート
型バイポーラトランジスタ（以下ＩＧＢＴと記す）の使
用が増加している。これらの半導体装置はそれぞれ下記
のような特徴を有している。
を示す個別のスイッチング用半導体装置として、バイポ
ーラトランジスタ（以下ＢＪＴと記す）とユニポーラト
ランジスタがあり、ユニポーラトランジスタの例として
例えば絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）がよく知られている。また最近では、電圧
制御が可能なバイポーラトランジスタである絶縁ゲート
型バイポーラトランジスタ（以下ＩＧＢＴと記す）の使
用が増加している。これらの半導体装置はそれぞれ下記
のような特徴を有している。
【０００３】ＢＪＴは、特に高耐圧特性を得るためにコ
レクタ層に高比抵抗基板を使用した場合でも、飽和状態
の使用時は伝導度変調を起こしており、そのオン抵抗
（通電時のオン電圧／電流）は小さくなる特長を有す
る。しかし、少数キャリアの蓄積効果によってターンオ
フ時間が長くなるので、そのスイッチング速度は遅くな
る。
レクタ層に高比抵抗基板を使用した場合でも、飽和状態
の使用時は伝導度変調を起こしており、そのオン抵抗
（通電時のオン電圧／電流）は小さくなる特長を有す
る。しかし、少数キャリアの蓄積効果によってターンオ
フ時間が長くなるので、そのスイッチング速度は遅くな
る。
【０００４】一方ＭＯＳＦＥＴは、本来少数キャリアが
蓄積することがないので、スイッチング速度は速いとい
う特長を有する。しかし、少数キャリアの注入に基づく
伝導度変調が起こらないので、そのオン抵抗が大きい。
蓄積することがないので、スイッチング速度は速いとい
う特長を有する。しかし、少数キャリアの注入に基づく
伝導度変調が起こらないので、そのオン抵抗が大きい。
【０００５】ＩＧＢＴにおいては、ＢＪＴと同様に少数
キャリアの蓄積効果があり、オン抵抗は小さいが、ター
ンオフ時間が長い。それに加えて、ターンオフ時に拡が
る空乏層により掃き出される多数キャリアによって、コ
レクタ層からの少数キャリアの再注入が起き、ターンオ
フ時間が長くなって、スイッチング速度は遅くなる。
キャリアの蓄積効果があり、オン抵抗は小さいが、ター
ンオフ時間が長い。それに加えて、ターンオフ時に拡が
る空乏層により掃き出される多数キャリアによって、コ
レクタ層からの少数キャリアの再注入が起き、ターンオ
フ時間が長くなって、スイッチング速度は遅くなる。
【０００６】従って、一般的にはスイッチング回路にお
いて、ＢＪＴやＩＧＢＴは定常損失は小さいが、スイッ
チング損失が大きい特性を示すので、比較的低周波数
（一般的には５０ｋＨｚ以下）で用いられることが多
く、ＭＯＳＦＥＴは逆にスイッチング損失は小さいが定
常損失が大きいので、比較的高周波数（一般的に１００
ｋＨｚ以上）で用いられることが多い。
いて、ＢＪＴやＩＧＢＴは定常損失は小さいが、スイッ
チング損失が大きい特性を示すので、比較的低周波数
（一般的には５０ｋＨｚ以下）で用いられることが多
く、ＭＯＳＦＥＴは逆にスイッチング損失は小さいが定
常損失が大きいので、比較的高周波数（一般的に１００
ｋＨｚ以上）で用いられることが多い。
【０００７】それらの中間の周波数領域である２０〜１
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。例えばそのような一例
として、特開昭62-293678号公報に開示された半導体装
置がある。図１６はその半導体装置の等価回路図であ
る。前段にユニポーラトランジスタＵＴを、後段にバイ
ポーラトランジスタＢＴを配したいわゆるＢｉＭＯＳ−
Cascodeトランジスタとなっている。しかしながらこの
半導体装置は、電圧制御が可能であり、オン抵抗も低い
が、ターンオフ時にバイポーラトランジスタＢＴに蓄積
された過剰キャリアを引き抜くことができないため、タ
ーンオフ時間、特にストレージ時間が非常に長くなって
しまうという問題があった。
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。例えばそのような一例
として、特開昭62-293678号公報に開示された半導体装
置がある。図１６はその半導体装置の等価回路図であ
る。前段にユニポーラトランジスタＵＴを、後段にバイ
ポーラトランジスタＢＴを配したいわゆるＢｉＭＯＳ−
Cascodeトランジスタとなっている。しかしながらこの
半導体装置は、電圧制御が可能であり、オン抵抗も低い
が、ターンオフ時にバイポーラトランジスタＢＴに蓄積
された過剰キャリアを引き抜くことができないため、タ
ーンオフ時間、特にストレージ時間が非常に長くなって
しまうという問題があった。
【０００８】この対策として発明者らは先に、ＢｉＭＯ
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。
【０００９】図１７、１８、１９は、その半導体装置の
三例の等価回路図である。まず図１７の半導体装置では
ｎｐｎトランジスタＢＴ１のコレクタＣ・ベースＢ間、
エミッタＥ・ベースＢ間に、それぞれｎチャネルＭＯＳ
トランジスタＵＴ１、ｐチャネルＭＯＳトランジスタＵ
Ｔ２のドレイン・ソースが接続されている。ｎチャネル
ＭＯＳトランジスタＵＴ１およびｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲートは共通にされＧ端子に接続され
ている。
三例の等価回路図である。まず図１７の半導体装置では
ｎｐｎトランジスタＢＴ１のコレクタＣ・ベースＢ間、
エミッタＥ・ベースＢ間に、それぞれｎチャネルＭＯＳ
トランジスタＵＴ１、ｐチャネルＭＯＳトランジスタＵ
Ｔ２のドレイン・ソースが接続されている。ｎチャネル
ＭＯＳトランジスタＵＴ１およびｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲートは共通にされＧ端子に接続され
ている。
【００１０】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
【００１１】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン電圧となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン電圧となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
【００１２】図１８の半導体装置では、出力段としての
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
【００１３】この半導体装置では、コレクタＣ・エミッ
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１にコレクタ
電流が流れる（以後オンするという）。その電流がベー
ス電流となって、第二段ｎｐｎトランジスタトランジス
タＢＴ２がオンする。ゲートＧへの正の入力信号では、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンし
ない。次に、ゲートＧへの負の入力信号により、ｎチャ
ネルＭＯＳトランジスタＵＴ１がオフし、ｎｐｎトラン
ジスタＢＴ１、ＢＴ２のコレクタ電流が止まる（以後オ
フするという）。このとき、ｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３がオンする。
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１にコレクタ
電流が流れる（以後オンするという）。その電流がベー
ス電流となって、第二段ｎｐｎトランジスタトランジス
タＢＴ２がオンする。ゲートＧへの正の入力信号では、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンし
ない。次に、ゲートＧへの負の入力信号により、ｎチャ
ネルＭＯＳトランジスタＵＴ１がオフし、ｎｐｎトラン
ジスタＢＴ１、ＢＴ２のコレクタ電流が止まる（以後オ
フするという）。このとき、ｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３がオンする。
【００１４】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン電圧となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン電圧となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
【００１５】図１９の半導体装置では、出力段としての
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
【００１６】この半導体装置の動作も、先の二例の半導
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
【００１７】図２０（ａ）、（ｂ）、（ｃ）は、それぞ
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
部分断面図である。
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
部分断面図である。
【００１８】半導体基板は、低抵抗率のｎ+ コレクタ層
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。第一のユニポーラトランジスタでは、ｎドリフト層
２の表面層に、ｐウェル領域３が形成され、そのｐウェ
ル領域３にｎ+ ソース領域６が形成されている。ｎ+ ソ
ース領域６とｎドリフト層２とに挟まれたｐベース領域
３の表面上にゲート酸化膜１２を介してゲート電極層１
３が、ｎ+ ソース領域６とｐウェル領域３との表面に共
通にソース電極８が設けられている。ｎ+ コレクタ層１
の裏面には、ユニポーラトランジスタのドレイン電極と
なるコレクタ電極１６が設けられ、Ｃ端子に接続されて
いる。
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。第一のユニポーラトランジスタでは、ｎドリフト層
２の表面層に、ｐウェル領域３が形成され、そのｐウェ
ル領域３にｎ+ ソース領域６が形成されている。ｎ+ ソ
ース領域６とｎドリフト層２とに挟まれたｐベース領域
３の表面上にゲート酸化膜１２を介してゲート電極層１
３が、ｎ+ ソース領域６とｐウェル領域３との表面に共
通にソース電極８が設けられている。ｎ+ コレクタ層１
の裏面には、ユニポーラトランジスタのドレイン電極と
なるコレクタ電極１６が設けられ、Ｃ端子に接続されて
いる。
【００１９】バイポーラトランジスタでは、ｎドリフト
層２の表面層に、ｐベース領域４が形成され、ｐベース
領域４内にｎ+ エミッタ領域７が形成されている。前段
の第一のユニポーラトランジスタのソース電極８（また
は前段のバイポーラトランジスタのエミッタ電極）がバ
イポーラトランジスタのベース電極とされる。エミッタ
電極１０（または最後段のエミッタ電極）から出力用Ｅ
端子に接続される。
層２の表面層に、ｐベース領域４が形成され、ｐベース
領域４内にｎ+ エミッタ領域７が形成されている。前段
の第一のユニポーラトランジスタのソース電極８（また
は前段のバイポーラトランジスタのエミッタ電極）がバ
イポーラトランジスタのベース電極とされる。エミッタ
電極１０（または最後段のエミッタ電極）から出力用Ｅ
端子に接続される。
【００２０】第二のユニポーラトランジスタでは、ｎド
リフト層２の表面層に、ｐ+ ドレイン領域５が形成さ
れ、バイポーラトランジスタのｐベース領域４がソース
領域となる。ｐベース領域４とｐ+ ドレイン領域５とに
挟まれたｎドリフト層２の表面上にゲート絶縁膜１４を
介してゲート電極層１５が設けられる。ｐ+ ドレイン領
域５の表面に接してドレイン電極１１が設けられるが、
これは、バイポーラトランジスタ（または最後段のバイ
ポーラトランジスタの）エミッタ電極と接続される。
リフト層２の表面層に、ｐ+ ドレイン領域５が形成さ
れ、バイポーラトランジスタのｐベース領域４がソース
領域となる。ｐベース領域４とｐ+ ドレイン領域５とに
挟まれたｎドリフト層２の表面上にゲート絶縁膜１４を
介してゲート電極層１５が設けられる。ｐ+ ドレイン領
域５の表面に接してドレイン電極１１が設けられるが、
これは、バイポーラトランジスタ（または最後段のバイ
ポーラトランジスタの）エミッタ電極と接続される。
【００２１】図２２は、図１８の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。図の左側から、ｎチャネルＭＯＳトラン
ジスタＵＴ１、ｎｐｎトランジスタＢＴ１、ｐチャネル
ＭＯＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ
２、ｐチャネルＭＯＳトランジスタＵＴ３に対応してい
る。
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。図の左側から、ｎチャネルＭＯＳトラン
ジスタＵＴ１、ｎｐｎトランジスタＢＴ１、ｐチャネル
ＭＯＳトランジスタＵＴ２、ｎｐｎトランジスタＢＴ
２、ｐチャネルＭＯＳトランジスタＵＴ３に対応してい
る。
【００２２】ｎチャネルＭＯＳトランジスタＵＴ１のソ
ース電極８とバイポーラトランジスタＢＴ１のベース電
極９とが接続され、そのバイポーラトランジスタＢＴ１
のベース電極９とエミッタ電極１０、およびバイポーラ
トランジスタＢＴ２のベース電極９ａとエミッタ電極１
０ａとが共に櫛歯状とされている。ｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
も櫛歯状とされている。この例では、ｎチャネルＭＯＳ
トランジスタＵＴ１のゲート電極層に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲートパッドである。１９はエミッタパッド
であり、バイポーラトランジスタＢＴ２のエミッタ電極
１０ａと配線２１で接続されている。
ース電極８とバイポーラトランジスタＢＴ１のベース電
極９とが接続され、そのバイポーラトランジスタＢＴ１
のベース電極９とエミッタ電極１０、およびバイポーラ
トランジスタＢＴ２のベース電極９ａとエミッタ電極１
０ａとが共に櫛歯状とされている。ｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
も櫛歯状とされている。この例では、ｎチャネルＭＯＳ
トランジスタＵＴ１のゲート電極層に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲートパッドである。１９はエミッタパッド
であり、バイポーラトランジスタＢＴ２のエミッタ電極
１０ａと配線２１で接続されている。
【００２３】図２３は、図１９の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。この図で
も図が錯綜するのを避けるため、金属膜からなる電極お
よび配線だけを記載している。ｎチャネルＭＯＳトラン
ジスタＵＴ１のソース電極８がバイポーラトランジスタ
ＢＴ１のベース電極９と接続され、バイポーラトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９
ｂとエミッタ電極１０、１０ａ、１０ｂが共に櫛歯状と
されている。ｐチャネルＭＯＳトランジスタＵＴ２、Ｕ
Ｔ３、ＵＴ４のドレイン電極１１、１１ａ、１１ｂも櫛
歯状とされている。１９はエミッタパッドであり、バイ
ポーラトランジスタＢＴ３のエミッタ電極１０ｂと太い
配線で接続されている。１８はゲートパッドである。
クに実現した半導体装置の電極配置図である。この図で
も図が錯綜するのを避けるため、金属膜からなる電極お
よび配線だけを記載している。ｎチャネルＭＯＳトラン
ジスタＵＴ１のソース電極８がバイポーラトランジスタ
ＢＴ１のベース電極９と接続され、バイポーラトランジ
スタＢＴ１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９
ｂとエミッタ電極１０、１０ａ、１０ｂが共に櫛歯状と
されている。ｐチャネルＭＯＳトランジスタＵＴ２、Ｕ
Ｔ３、ＵＴ４のドレイン電極１１、１１ａ、１１ｂも櫛
歯状とされている。１９はエミッタパッドであり、バイ
ポーラトランジスタＢＴ３のエミッタ電極１０ｂと太い
配線で接続されている。１８はゲートパッドである。
【００２４】図２１は、図１７の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。ｎチャネ
ルＭＯＳトランジスタＵＴ１のソース電極８と接続され
たバイポーラトランジスタＢＴ１のベース電極９とエミ
ッタ電極１０とが共に櫛歯状とされている。ｐチャネル
ＭＯＳトランジスタＵＴ２のドレイン電極１１も櫛歯状
とされている。１９はエミッタ電極パッドであり、バイ
ポーラトランジスタＢＴ１エミッタの電極１０と接続さ
れている。
クに実現した半導体装置の電極配置図である。ｎチャネ
ルＭＯＳトランジスタＵＴ１のソース電極８と接続され
たバイポーラトランジスタＢＴ１のベース電極９とエミ
ッタ電極１０とが共に櫛歯状とされている。ｐチャネル
ＭＯＳトランジスタＵＴ２のドレイン電極１１も櫛歯状
とされている。１９はエミッタ電極パッドであり、バイ
ポーラトランジスタＢＴ１エミッタの電極１０と接続さ
れている。
【００２５】
【発明が解決しようとする課題】図１７〜１９の等価回
路を実現した図２１、２２、２３の半導体装置はいずれ
も、バイポーラトランジスタのベース領域とエミッタ領
域間に接続された第２のユニポーラトランジスタによ
り、ターンオフ時にベース領域に供給されているベース
電流（少数キャリア）をエミッタ電極に引き抜くため、
ターンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン電圧を低減することがで
きる。
路を実現した図２１、２２、２３の半導体装置はいずれ
も、バイポーラトランジスタのベース領域とエミッタ領
域間に接続された第２のユニポーラトランジスタによ
り、ターンオフ時にベース領域に供給されているベース
電流（少数キャリア）をエミッタ電極に引き抜くため、
ターンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン電圧を低減することがで
きる。
【００２６】しかし、図２１、２２、２３に見られるよ
うに、最終段バイポーラトランジスタのエミッタ電極１
０、１０ａまたは１０ｂが櫛歯状であると、Ｅ端子と接
続するためのエミッタパッド１９を設けねばならない。
うに、最終段バイポーラトランジスタのエミッタ電極１
０、１０ａまたは１０ｂが櫛歯状であると、Ｅ端子と接
続するためのエミッタパッド１９を設けねばならない。
【００２７】また、同一基板上に各トランジスタを形成
し配線する場合、特に最終段のバイポーラトランジスタ
のエミッタ電極１０、１０ａまたは１０ｂとエミッタパ
ッド１９とを結ぶ配線２１ａには素子の出力電流にあた
る大きな電流が流れる。その配線抵抗と出力電流の積で
電圧降下を生じる。また、第２ユニポーラトランジスタ
のドレイン電極１１、１１ａ、１１ｂとエミッタパッド
１９とを結ぶ配線２１ｂにもターンオフ時にキャリア引
き抜きのため大きな電流が流れる。その配線抵抗と引き
抜き電流の積でやはり電圧降下を生じるが、その電圧降
下は、キャリア引き抜きを妨げる方向に働く。すなわち
これらの配線２１ａ、２１ｂの配線抵抗が大きくなる
と、素子特性の劣化につながる。
し配線する場合、特に最終段のバイポーラトランジスタ
のエミッタ電極１０、１０ａまたは１０ｂとエミッタパ
ッド１９とを結ぶ配線２１ａには素子の出力電流にあた
る大きな電流が流れる。その配線抵抗と出力電流の積で
電圧降下を生じる。また、第２ユニポーラトランジスタ
のドレイン電極１１、１１ａ、１１ｂとエミッタパッド
１９とを結ぶ配線２１ｂにもターンオフ時にキャリア引
き抜きのため大きな電流が流れる。その配線抵抗と引き
抜き電流の積でやはり電圧降下を生じるが、その電圧降
下は、キャリア引き抜きを妨げる方向に働く。すなわち
これらの配線２１ａ、２１ｂの配線抵抗が大きくなる
と、素子特性の劣化につながる。
【００２８】特に、後段のバイポーラトランジスタが２
段以上のダーリントントランジスタである場合には、出
力電流が大きくなる。また前段バイポーラトランジスタ
のエミッタ電極から後段バイポーラトランジスタのベー
ス電極への配線が必要であり、その配線は、ダーリント
ン接続の段数を重ねるほど、断面積の大きい、すなわち
幅の広い配線としなければならない。
段以上のダーリントントランジスタである場合には、出
力電流が大きくなる。また前段バイポーラトランジスタ
のエミッタ電極から後段バイポーラトランジスタのベー
ス電極への配線が必要であり、その配線は、ダーリント
ン接続の段数を重ねるほど、断面積の大きい、すなわち
幅の広い配線としなければならない。
【００２９】しかし、エミッタパッド部分や配線部分な
ど、実際の電流スイッチングに寄与するトランジスタの
活性部として利用できない部分を無闇に広くするわけに
はいかないので、特性との兼ね合いで決められられ、例
えばチップ面積の１０％程度がそのために使用された。
ど、実際の電流スイッチングに寄与するトランジスタの
活性部として利用できない部分を無闇に広くするわけに
はいかないので、特性との兼ね合いで決められられ、例
えばチップ面積の１０％程度がそのために使用された。
【００３０】本発明はこのような問題点に鑑みてなされ
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
【００３１】
【課題を解決するための手段】上記課題解決のため本発
明は、前段の第一のユニポーラトランジスタを、後段の
バイポーラトランジスタと、第二のユニポーラトランジ
スタとを有し、第一のユニポーラトランジスタのドレイ
ンとソースとをそれぞれバイポーラトランジスタのコレ
クタ、ベースに接続し、かつ、第二のユニポーラトラン
ジスタのドレインとソースとをそれぞれバイポーラトラ
ンジスタのエミッタ、ベースに接続し、第一導電型の高
比抵抗半導体基板を第一のユニポーラトランジスタのド
レイン層、バイポーラトランジスタのコレクタ層、第二
のユニポーラトランジスタのベース層とした半導体装置
において、第一のユニポーラトランジスタ、バイポーラ
トランジスタ、第二のユニポーラトランジスタの電極お
よびそれらを結ぶ配線が一層の金属膜からなるとき、そ
の電極および配線の内、等電位の電極または配線の間を
結ぶワイヤボンディングを有するものとする。
明は、前段の第一のユニポーラトランジスタを、後段の
バイポーラトランジスタと、第二のユニポーラトランジ
スタとを有し、第一のユニポーラトランジスタのドレイ
ンとソースとをそれぞれバイポーラトランジスタのコレ
クタ、ベースに接続し、かつ、第二のユニポーラトラン
ジスタのドレインとソースとをそれぞれバイポーラトラ
ンジスタのエミッタ、ベースに接続し、第一導電型の高
比抵抗半導体基板を第一のユニポーラトランジスタのド
レイン層、バイポーラトランジスタのコレクタ層、第二
のユニポーラトランジスタのベース層とした半導体装置
において、第一のユニポーラトランジスタ、バイポーラ
トランジスタ、第二のユニポーラトランジスタの電極お
よびそれらを結ぶ配線が一層の金属膜からなるとき、そ
の電極および配線の内、等電位の電極または配線の間を
結ぶワイヤボンディングを有するものとする。
【００３２】後段のバイポーラトランジスタがダーリン
トン接続されたバイポーラトランジスタであり、そのダ
ーリントン接続された各バイポーラトランジスタごとに
対応する第二のユニポーラトランジスタとを有し、第一
のユニポーラトランジスタのドレインとソースとをそれ
ぞれ初段のバイポーラトランジスタのコレクタ、ベース
に接続し、各バイポーラトランジスタのベースに各第二
のユニポーラトランジスタのソースを接続し、最後段の
バイポーラトランジスタのエミッタに各第二のユニポー
ラトランジスタのドレインを接続し、第一導電型の高比
抵抗半導体基板を第一のユニポーラトランジスタのドレ
イン層、バイポーラトランジスタのコレクタ層、第二の
ユニポーラトランジスタのベース層とした半導体装置に
おいて、第一のユニポーラトランジスタ、バイポーラト
ランジスタ、第二のユニポーラトランジスタの電極およ
びそれらを結ぶ配線が一層の金属膜からなるとき、その
電極および配線の内、等電位の電極または配線の間を結
ぶワイヤボンディングを有するものとしてもよい。
トン接続されたバイポーラトランジスタであり、そのダ
ーリントン接続された各バイポーラトランジスタごとに
対応する第二のユニポーラトランジスタとを有し、第一
のユニポーラトランジスタのドレインとソースとをそれ
ぞれ初段のバイポーラトランジスタのコレクタ、ベース
に接続し、各バイポーラトランジスタのベースに各第二
のユニポーラトランジスタのソースを接続し、最後段の
バイポーラトランジスタのエミッタに各第二のユニポー
ラトランジスタのドレインを接続し、第一導電型の高比
抵抗半導体基板を第一のユニポーラトランジスタのドレ
イン層、バイポーラトランジスタのコレクタ層、第二の
ユニポーラトランジスタのベース層とした半導体装置に
おいて、第一のユニポーラトランジスタ、バイポーラト
ランジスタ、第二のユニポーラトランジスタの電極およ
びそれらを結ぶ配線が一層の金属膜からなるとき、その
電極および配線の内、等電位の電極または配線の間を結
ぶワイヤボンディングを有するものとしてもよい。
【００３３】具体的には、バイポーラトランジスタまた
は最後段のバイポーラトランジスタのエミッタに接して
設けられたエミッタ電極と第二のユニポーラトランジス
タのドレインに接して設けられたドレイン電極とを結ぶ
配線に出力用のワイヤをスティッチボンディングする
か、バイポーラトランジスタまたは最後段のバイポーラ
トランジスタのエミッタに接して設けられたエミッタ電
極と第二のユニポーラトランジスタのドレインに接して
設けられたドレイン電極とをつなぐ配線と、そのドレイ
ン電極とを結ぶ出力用のワイヤをボンディングするか、
バイポーラトランジスタまたは最後段のバイポーラトラ
ンジスタのエミッタに接して設けられたエミッタ電極と
第二のユニポーラトランジスタのドレインに接して設け
られたドレイン電極とを結ぶ出力用のワイヤをボンディ
ングするものとする。
は最後段のバイポーラトランジスタのエミッタに接して
設けられたエミッタ電極と第二のユニポーラトランジス
タのドレインに接して設けられたドレイン電極とを結ぶ
配線に出力用のワイヤをスティッチボンディングする
か、バイポーラトランジスタまたは最後段のバイポーラ
トランジスタのエミッタに接して設けられたエミッタ電
極と第二のユニポーラトランジスタのドレインに接して
設けられたドレイン電極とをつなぐ配線と、そのドレイ
ン電極とを結ぶ出力用のワイヤをボンディングするか、
バイポーラトランジスタまたは最後段のバイポーラトラ
ンジスタのエミッタに接して設けられたエミッタ電極と
第二のユニポーラトランジスタのドレインに接して設け
られたドレイン電極とを結ぶ出力用のワイヤをボンディ
ングするものとする。
【００３４】そのようにすれば、バイポーラトランジス
タまたは最後段のバイポーラトランジスタのエミッタ電
極と第二のユニポーラトランジスタのドレインに接して
設けられたドレイン電極とを結ぶ配線の配線抵抗、エミ
ッタ電極とドレイン電極とをつなぐ配線とドレイン電極
間の配線抵抗、エミッタ電極とドレイン電極間の配線抵
抗をそれぞれ低減できる。
タまたは最後段のバイポーラトランジスタのエミッタ電
極と第二のユニポーラトランジスタのドレインに接して
設けられたドレイン電極とを結ぶ配線の配線抵抗、エミ
ッタ電極とドレイン電極とをつなぐ配線とドレイン電極
間の配線抵抗、エミッタ電極とドレイン電極間の配線抵
抗をそれぞれ低減できる。
【００３５】バイポーラトランジスタまたは最後段のバ
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられたドレイ
ン電極とにそれぞれ出力用のワイヤをボンディングして
もよい。
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられたドレイ
ン電極とにそれぞれ出力用のワイヤをボンディングして
もよい。
【００３６】バイポーラトランジスタまたは最後段のバ
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられた共通の
ドレイン電極の少なくとも一方に出力用のワイヤをステ
ィッチボンディングしてもよい。
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられた共通の
ドレイン電極の少なくとも一方に出力用のワイヤをステ
ィッチボンディングしてもよい。
【００３７】バイポーラトランジスタまたは最後段のバ
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられた共通の
ドレイン電極の少なくとも一方に複数の出力用のワイヤ
をボンディングしてもよい。そのようにしてもエミッタ
電極とドレイン電極間の配線抵抗を低減できる。
イポーラトランジスタのエミッタ電極と、第二のユニポ
ーラトランジスタのドレインに接して設けられた共通の
ドレイン電極の少なくとも一方に複数の出力用のワイヤ
をボンディングしてもよい。そのようにしてもエミッタ
電極とドレイン電極間の配線抵抗を低減できる。
【００３８】第一のユニポーラトランジスタのゲートと
第二のユニポーラトランジスタのゲートとを接続すれ
ば、信号制御装置を一つにすることができる。具体的な
構成としては、第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタである組み合
わせ、または、第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタである組み合
わせとすればよい。そのような構成とすれば、信号制御
装置を一つにすることができる。
第二のユニポーラトランジスタのゲートとを接続すれ
ば、信号制御装置を一つにすることができる。具体的な
構成としては、第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタである組み合
わせ、または、第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタである組み合
わせとすればよい。そのような構成とすれば、信号制御
装置を一つにすることができる。
【００３９】バイポーラトランジスタのエミッタ領域の
接合深さが、第一のユニポーラトランジスタのソース領
域のそれより深いものとする。そのようにすれば、バイ
ポーラトランジスタにおける電流増幅率を増大させ、一
方ユニポーラトランジスタにおけるアバランシェ耐量の
増大を図ることができる。
接合深さが、第一のユニポーラトランジスタのソース領
域のそれより深いものとする。そのようにすれば、バイ
ポーラトランジスタにおける電流増幅率を増大させ、一
方ユニポーラトランジスタにおけるアバランシェ耐量の
増大を図ることができる。
【００４０】
【発明の実施の形態】以下、図面を参照しながら実施例
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとし、さらに第１導電型をｎ
型，第２導電型をｐ型とした例を示すが、後述するよう
に他の構成とすることも可能である。
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとし、さらに第１導電型をｎ
型，第２導電型をｐ型とした例を示すが、後述するよう
に他の構成とすることも可能である。
【００４１】［実施例１］図１は、図１８の等価回路を
モノリシックに実現した本発明第一の実施例の半導体装
置の電極配置図である。図の左側部分が第一のユニポー
ラトランジスタであるｎチャネルＭＯＳトランジスタＵ
Ｔ１、中央上側部分がｎｐｎトランジスタＢＴ１、中央
下側部分が第二のユニポーラトランジスタであるｐチャ
ネルＭＯＳトランジスタＵＴ２、右上側部分がｎｐｎト
ランジスタＢＴ２、右下側部分がｐチャネルＭＯＳトラ
ンジスタＵＴ３にそれぞれ対応している。図に示したの
は、基本的な部分であって、他に主に半導体装置の周辺
部分に耐圧を担う部分があるが、本発明の本質に関わる
部分では無いので省略している。
モノリシックに実現した本発明第一の実施例の半導体装
置の電極配置図である。図の左側部分が第一のユニポー
ラトランジスタであるｎチャネルＭＯＳトランジスタＵ
Ｔ１、中央上側部分がｎｐｎトランジスタＢＴ１、中央
下側部分が第二のユニポーラトランジスタであるｐチャ
ネルＭＯＳトランジスタＵＴ２、右上側部分がｎｐｎト
ランジスタＢＴ２、右下側部分がｐチャネルＭＯＳトラ
ンジスタＵＴ３にそれぞれ対応している。図に示したの
は、基本的な部分であって、他に主に半導体装置の周辺
部分に耐圧を担う部分があるが、本発明の本質に関わる
部分では無いので省略している。
【００４２】図２は、図１の半導体装置の模擬的な部分
断面図である。半導体基板は、低抵抗率のｎ+ コレクタ
層１上に高抵抗率のｎドリフト層２が積層されたもので
ある。例えば、耐圧１６００Ｖ級の実施例１の半導体装
置は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレ
クタ層１上に、５０Ω・ｃｍ、厚さ８０μｍのｎドリフ
ト層２を積層したエピタキシャルウェハを使用した。ｎ
ドリフト層２の表面層に、ｎチャネルＭＯＳトランジス
タＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ
１、ＢＴ２のｐベース領域４、４ａ、ｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のｐ+ ドレイン領域５、５
ａが形成され、そのｐウェル領域３、ｐベース領域４、
４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッタ領域
７、７ａが形成されている。例えば、ｐウェル領域３、
ｐベース領域４、４ａの拡散深さは５μｍであり、ｎ+
ソース領域６の拡散深さは０．３μｍ、ｎ+ エミッタ領
域７、７ａの拡散深さは２．５μｍである。ｎ+ ソース
領域６、ｎ+ エミッタ領域７、７ａの拡散深さは、実験
により決めた値である。
断面図である。半導体基板は、低抵抗率のｎ+ コレクタ
層１上に高抵抗率のｎドリフト層２が積層されたもので
ある。例えば、耐圧１６００Ｖ級の実施例１の半導体装
置は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレ
クタ層１上に、５０Ω・ｃｍ、厚さ８０μｍのｎドリフ
ト層２を積層したエピタキシャルウェハを使用した。ｎ
ドリフト層２の表面層に、ｎチャネルＭＯＳトランジス
タＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ
１、ＢＴ２のｐベース領域４、４ａ、ｐチャネルＭＯＳ
トランジスタＵＴ２、ＵＴ３のｐ+ ドレイン領域５、５
ａが形成され、そのｐウェル領域３、ｐベース領域４、
４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッタ領域
７、７ａが形成されている。例えば、ｐウェル領域３、
ｐベース領域４、４ａの拡散深さは５μｍであり、ｎ+
ソース領域６の拡散深さは０．３μｍ、ｎ+ エミッタ領
域７、７ａの拡散深さは２．５μｍである。ｎ+ ソース
領域６、ｎ+ エミッタ領域７、７ａの拡散深さは、実験
により決めた値である。
【００４３】ｎ+ ソース領域６とｎドリフト層２とに挟
まれたｐウェル領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４、４ａとｐ+ ドレイン
領域５、５ａとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４、１４ａを介してｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲート電極層１５、１５ａが設けられ
ている。ゲート電極層１３、１５、１５ａは例えば多結
晶シリコン膜からなり、その上に接触する金属層のゲー
ト電極が設けられて、Ｇ端子に接続されている。
まれたｐウェル領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４、４ａとｐ+ ドレイン
領域５、５ａとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４、１４ａを介してｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲート電極層１５、１５ａが設けられ
ている。ゲート電極層１３、１５、１５ａは例えば多結
晶シリコン膜からなり、その上に接触する金属層のゲー
ト電極が設けられて、Ｇ端子に接続されている。
【００４４】ｎ+ ソース領域６とｐウェル領域３との表
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、後段のｎｐｎトランジスタＢＴ２のｐベース領域４
ａ上に設けられたベース電極９ａと接続されている。更
にｎ+ エミッタ領域７ａの表面に設けられたエミッタ電
極１０ａは、ｐ+ ドレイン領域５、５ａの表面に設けら
れたドレイン電極１１、１１ａと共に、Ｅ端子に接続さ
れている。これらの電極は、例えばスパッタ蒸着とフォ
トリソグラフイによって形成された一層のアルミニウム
合金の金属膜からなる。ｎ+ コレクタ層１の裏面には、
コレクタ電極１６が設けられ、Ｃ端子に接続されてい
る。なお、ここで一層の金属膜とは、層間絶縁膜を挟ん
で多層にされていないという意味であって、直接積層さ
れていれば多層の金属膜であっても良い。
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、後段のｎｐｎトランジスタＢＴ２のｐベース領域４
ａ上に設けられたベース電極９ａと接続されている。更
にｎ+ エミッタ領域７ａの表面に設けられたエミッタ電
極１０ａは、ｐ+ ドレイン領域５、５ａの表面に設けら
れたドレイン電極１１、１１ａと共に、Ｅ端子に接続さ
れている。これらの電極は、例えばスパッタ蒸着とフォ
トリソグラフイによって形成された一層のアルミニウム
合金の金属膜からなる。ｎ+ コレクタ層１の裏面には、
コレクタ電極１６が設けられ、Ｃ端子に接続されてい
る。なお、ここで一層の金属膜とは、層間絶縁膜を挟ん
で多層にされていないという意味であって、直接積層さ
れていれば多層の金属膜であっても良い。
【００４５】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
【００４６】実施例１の半導体装置の動作を簡単に説明
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇに正の電圧を加え
ると、ｎチャネルＭＯＳトランジスタＵＴ１がオンし、
ベース電流がｎｐｎトランジスタＢＴ１のベース電極９
に供給されて、ｎｐｎトランジスタＢＴ１にコレクタ電
流が流れてオンする。このｎｐｎトランジスタＢＴ１の
コレクタ電流がｎｐｎトランジスタＢＴ２のベース電極
９ａに供給されて、ｎｐｎトランジスタＢＴ２がオンす
る。従って、この半導体装置は、オン時には、伝導度変
調が起きて、低いコレクタ・エミッタ電圧ＶCE（以後オ
ン電圧と呼ぶ）となる。第二段ｎｐｎトランジスタＢＴ
２には、大きなベース電流が供給されるので、オン電圧
は第一段ｎｐｎトランジスタＢＴ１のそれより低くな
る。特にｎｐｎトランジスタのｎ+エミッタ領域７、７
ａの拡散深さを、ｎチャネルＭＯＳトランジスタＵＴ１
のｎ + ソース領域６のそれより深くして、電流増幅率を
大きくし、オン電圧の低減を図ることができる。なお、
ゲート端子Ｇへの正の入力信号ては、第一段、第二段ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしな
い。
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇに正の電圧を加え
ると、ｎチャネルＭＯＳトランジスタＵＴ１がオンし、
ベース電流がｎｐｎトランジスタＢＴ１のベース電極９
に供給されて、ｎｐｎトランジスタＢＴ１にコレクタ電
流が流れてオンする。このｎｐｎトランジスタＢＴ１の
コレクタ電流がｎｐｎトランジスタＢＴ２のベース電極
９ａに供給されて、ｎｐｎトランジスタＢＴ２がオンす
る。従って、この半導体装置は、オン時には、伝導度変
調が起きて、低いコレクタ・エミッタ電圧ＶCE（以後オ
ン電圧と呼ぶ）となる。第二段ｎｐｎトランジスタＢＴ
２には、大きなベース電流が供給されるので、オン電圧
は第一段ｎｐｎトランジスタＢＴ１のそれより低くな
る。特にｎｐｎトランジスタのｎ+エミッタ領域７、７
ａの拡散深さを、ｎチャネルＭＯＳトランジスタＵＴ１
のｎ + ソース領域６のそれより深くして、電流増幅率を
大きくし、オン電圧の低減を図ることができる。なお、
ゲート端子Ｇへの正の入力信号ては、第一段、第二段ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしな
い。
【００４７】ターンオフ時は、ゲート端子Ｇの電位をｎ
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１の
コレクタ電流が止まる。ここではオフするということに
する。さらに、ゲート端子Ｇに負の電圧を加えることに
より、（ｐチャネルＭＯＳトランジスタＵＴ２のｐソー
ス領域である）ｐベース領域４とｐ+ ドレイン領域５、
およびｐベース領域４ａとｐ+ ドレイン領域５ａとの間
のｎドリフト層２の表面層に反転層が形成され、ｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３がオンする。す
るとｎｐｎトランジスタＢＴ１、ＢＴ２のｐベース領域
４、４ａに残る過剰の正孔は、反転層を通じてドレイン
電極１１、１１ａに引き抜かれるため、ターンオフが速
やかにおこなわれ、高速動作が可能となる。
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１の
コレクタ電流が止まる。ここではオフするということに
する。さらに、ゲート端子Ｇに負の電圧を加えることに
より、（ｐチャネルＭＯＳトランジスタＵＴ２のｐソー
ス領域である）ｐベース領域４とｐ+ ドレイン領域５、
およびｐベース領域４ａとｐ+ ドレイン領域５ａとの間
のｎドリフト層２の表面層に反転層が形成され、ｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３がオンする。す
るとｎｐｎトランジスタＢＴ１、ＢＴ２のｐベース領域
４、４ａに残る過剰の正孔は、反転層を通じてドレイン
電極１１、１１ａに引き抜かれるため、ターンオフが速
やかにおこなわれ、高速動作が可能となる。
【００４８】電極配置は、図２２とほぼ同じである。す
なわちｎチャネルＭＯＳトランジスタＵＴ１のソース電
極８とｎｐｎトランジスタＢＴ１のベース電極９とが接
続され、そのｎｐｎトランジスタＢＴ１のベース電極９
とエミッタ電極１０、およびｎｐｎトランジスタＢＴ２
のベース電極９ａとエミッタ電極１０ａとが共に櫛歯状
とされている。ｐチャネルＭＯＳトランジスタＵＴ２、
ＵＴ３のドレイン電極１１、１１ａも櫛歯状とされてい
る。この例では、ｎチャネルＭＯＳトランジスタＵＴ１
のゲート電極層に設けられた穴を通して、ソース電極８
が半導体基板表面のｎ+ ソース領域に接触している。１
８はゲート電極層に接触して設けられた金属のゲートパ
ッドであり、ゲートワイヤ２４がボンディングされてい
る。２１はバイポーラトランジスタＢＴ２のエミッタ電
極１０ａとｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３のドレイン電極１１、１１ａとを結ぶ配線である。
なわちｎチャネルＭＯＳトランジスタＵＴ１のソース電
極８とｎｐｎトランジスタＢＴ１のベース電極９とが接
続され、そのｎｐｎトランジスタＢＴ１のベース電極９
とエミッタ電極１０、およびｎｐｎトランジスタＢＴ２
のベース電極９ａとエミッタ電極１０ａとが共に櫛歯状
とされている。ｐチャネルＭＯＳトランジスタＵＴ２、
ＵＴ３のドレイン電極１１、１１ａも櫛歯状とされてい
る。この例では、ｎチャネルＭＯＳトランジスタＵＴ１
のゲート電極層に設けられた穴を通して、ソース電極８
が半導体基板表面のｎ+ ソース領域に接触している。１
８はゲート電極層に接触して設けられた金属のゲートパ
ッドであり、ゲートワイヤ２４がボンディングされてい
る。２１はバイポーラトランジスタＢＴ２のエミッタ電
極１０ａとｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３のドレイン電極１１、１１ａとを結ぶ配線である。
【００４９】図２２の電極配置図と異なっている点は、
ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａとｐチ
ャネルＭＯＳトランジスタＵＴ３のドレイン電極１１ａ
とを結ぶ配線２１に電極パッドが設けられておらず、そ
の代わりにその部分にエミッタワイヤ２２でスティッチ
ボンディングがされて、短絡ワイヤ２３が設けられてい
ることである。
ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａとｐチ
ャネルＭＯＳトランジスタＵＴ３のドレイン電極１１ａ
とを結ぶ配線２１に電極パッドが設けられておらず、そ
の代わりにその部分にエミッタワイヤ２２でスティッチ
ボンディングがされて、短絡ワイヤ２３が設けられてい
ることである。
【００５０】図３は、短絡ワイヤ２３の接触数とオン電
圧との関係を示す特性図である。横軸は、配線上の接触
数、縦軸はオン電圧（ＶCE）である。チップの活性領域
の面積は約１００ｍｍ2 であり、電流（ＩCE）は１２Ａ
である。接触数を増すに従って、オン電圧が低くなるこ
とがわかる。
圧との関係を示す特性図である。横軸は、配線上の接触
数、縦軸はオン電圧（ＶCE）である。チップの活性領域
の面積は約１００ｍｍ2 であり、電流（ＩCE）は１２Ａ
である。接触数を増すに従って、オン電圧が低くなるこ
とがわかる。
【００５１】従来の半導体装置は図２２に示したよう
に、ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａ
と、ｐチャネルＭＯＳトランジスタＵＴ３のドレイン電
極１１ａを結ぶ配線２１ａ、２１ｂの中途にエミッタパ
ッド１９を設け、ここにエミッタワイヤ２２をボンディ
ングして外部端子と接続していた。このためエミッタパ
ッド１９からｎｐｎトランジスタＢＴ２のエミッタ電極
１０ａまでの配線２１ａが長くなり、この配線の抵抗が
無視できなかった。例えば、幅５００μｍ、厚さ５μ
ｍ、長さ５ｍｍのアルミニウム配線の抵抗は、約０．０
５オームである。この配線２１ａは出力電流が流れる部
分であり、この配線抵抗により半導体装置のオン電圧が
増大した。さらにｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３のドレイン電極１１、１１ａとエミッタパッ
ド１９間の配線２１ｂにも配線抵抗があり、この抵抗成
分がｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３のオ
ン抵抗に、上乗せされるため、ｎｐｎトランジスタＢＴ
１およびＢＴ２のベース電流を引き抜く能力が小さくな
り、スイッチングも低速になっていた。
に、ｎｐｎトランジスタＢＴ２のエミッタ電極１０ａ
と、ｐチャネルＭＯＳトランジスタＵＴ３のドレイン電
極１１ａを結ぶ配線２１ａ、２１ｂの中途にエミッタパ
ッド１９を設け、ここにエミッタワイヤ２２をボンディ
ングして外部端子と接続していた。このためエミッタパ
ッド１９からｎｐｎトランジスタＢＴ２のエミッタ電極
１０ａまでの配線２１ａが長くなり、この配線の抵抗が
無視できなかった。例えば、幅５００μｍ、厚さ５μ
ｍ、長さ５ｍｍのアルミニウム配線の抵抗は、約０．０
５オームである。この配線２１ａは出力電流が流れる部
分であり、この配線抵抗により半導体装置のオン電圧が
増大した。さらにｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３のドレイン電極１１、１１ａとエミッタパッ
ド１９間の配線２１ｂにも配線抵抗があり、この抵抗成
分がｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３のオ
ン抵抗に、上乗せされるため、ｎｐｎトランジスタＢＴ
１およびＢＴ２のベース電流を引き抜く能力が小さくな
り、スイッチングも低速になっていた。
【００５２】これに対し実施例１の半導体装置では、ｎ
ｐｎトランジスタＢＴ２のエミッタ電極１０ａと、ｐチ
ャネルＭＯＳトランジスタＵＴ３のドレイン電極１１ａ
を結ぶ配線２１上に、ｎｐｎトランジスタＢＴ２のエミ
ッタ電極１０ａに近い点と、ｐチャネルＭＯＳトランジ
スタＵＴ３のドレイン電極１１ａに近い点と２点でエミ
ッタワイヤ２２を接触させたスティッチボンディングを
している。例えば、直径３００μｍ、長さ１０ｍｍのア
ルミニウムワイヤの抵抗は、０．００４Ωであり、配線
抵抗を従来の１０分の１以下にできたことになる。その
結果、最終段のｎｐｎトランジスタＢＴ２のエミッタ電
極１０ａとＥ端子との間の配線抵抗が低減され、半導体
装置としてオン電圧の低減が可能になる。
ｐｎトランジスタＢＴ２のエミッタ電極１０ａと、ｐチ
ャネルＭＯＳトランジスタＵＴ３のドレイン電極１１ａ
を結ぶ配線２１上に、ｎｐｎトランジスタＢＴ２のエミ
ッタ電極１０ａに近い点と、ｐチャネルＭＯＳトランジ
スタＵＴ３のドレイン電極１１ａに近い点と２点でエミ
ッタワイヤ２２を接触させたスティッチボンディングを
している。例えば、直径３００μｍ、長さ１０ｍｍのア
ルミニウムワイヤの抵抗は、０．００４Ωであり、配線
抵抗を従来の１０分の１以下にできたことになる。その
結果、最終段のｎｐｎトランジスタＢＴ２のエミッタ電
極１０ａとＥ端子との間の配線抵抗が低減され、半導体
装置としてオン電圧の低減が可能になる。
【００５３】さらにｎｐｎトランジスタＢＴ１およびＢ
Ｔ２のベース電流の引き抜きを行うｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
までの配線抵抗も低減されることから、ｎｐｎトランジ
スタＢＴ１、ＢＴ２のベース電流の引き抜きが早く行わ
れる。
Ｔ２のベース電流の引き抜きを行うｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａ
までの配線抵抗も低減されることから、ｎｐｎトランジ
スタＢＴ１、ＢＴ２のベース電流の引き抜きが早く行わ
れる。
【００５４】図４は、ワイヤの接触数を２箇所にした本
実施例１の半導体装置と、図２２の従来の半導体装置
（比較例）とのターンオフ時の電流、電圧波形の比較を
示す。横軸は、時間である。本実施例１の半導体装置で
は、ターンオフ時のストレージ時間（ｔs ：ゲートオフ
信号から電流の９０％への低下までに要する時間）が約
２μｓと比較例の４μｓから半減し、フォールタイム
（ｔf ：電流の９０％から１０％への低下に要する時
間）も３００ｎｓと比較例の５００ｎｓから大幅に短縮
されており、高速スイッチングが可能になったことがわ
かる。
実施例１の半導体装置と、図２２の従来の半導体装置
（比較例）とのターンオフ時の電流、電圧波形の比較を
示す。横軸は、時間である。本実施例１の半導体装置で
は、ターンオフ時のストレージ時間（ｔs ：ゲートオフ
信号から電流の９０％への低下までに要する時間）が約
２μｓと比較例の４μｓから半減し、フォールタイム
（ｔf ：電流の９０％から１０％への低下に要する時
間）も３００ｎｓと比較例の５００ｎｓから大幅に短縮
されており、高速スイッチングが可能になったことがわ
かる。
【００５５】図３に、ワイヤの接触数と、フォールタイ
ムｔf との関係を示す特性をも示した。ワイヤの接触数
を増すほど、ｔf が短縮されている。すなわち、エミッ
タ電極１０ａと、ｐチャネルＭＯＳトランジスタＵＴ３
のドレイン電極１１ａとを結ぶ配線２１上にスティッチ
ボンディングして、配線抵抗を低減することにより、オ
ン電圧を低減できただけでなく、高速スイッチング特性
も実現できたことになる。
ムｔf との関係を示す特性をも示した。ワイヤの接触数
を増すほど、ｔf が短縮されている。すなわち、エミッ
タ電極１０ａと、ｐチャネルＭＯＳトランジスタＵＴ３
のドレイン電極１１ａとを結ぶ配線２１上にスティッチ
ボンディングして、配線抵抗を低減することにより、オ
ン電圧を低減できただけでなく、高速スイッチング特性
も実現できたことになる。
【００５６】図５は、ゲートパッド１８に接続するゲー
トワイヤ２４についての接触数とオン電圧と、フォール
時間ｔf との関係を示す特性図である。ゲートワイヤの
接触数を増してもオン電圧、ｔf ともに変化していな
い。これは本発明の半導体装置が電圧駆動型の素子であ
り、ゲートワイヤは１本で十分なためである。なお、エ
ミッタワイヤの接触数は４とした。
トワイヤ２４についての接触数とオン電圧と、フォール
時間ｔf との関係を示す特性図である。ゲートワイヤの
接触数を増してもオン電圧、ｔf ともに変化していな
い。これは本発明の半導体装置が電圧駆動型の素子であ
り、ゲートワイヤは１本で十分なためである。なお、エ
ミッタワイヤの接触数は４とした。
【００５７】［実施例２］図６は、図１９の等価回路を
モノリシックに実現した本発明第二の実施例の半導体装
置の電極配置図である。後段のバイポーラトランジスタ
を三段のダーリントントランジスタとしたものである。
図の左側部分がｎチャネルＭＯＳトランジスタ ＵＴ
１、中央上側部分がｎｐｎトランジスタＢＴ１およびｎ
ｐｎトランジスタＢＴ２、中央下側部分がｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、右上側部分がｎｐｎ
トランジスタＢＴ３、右下側部分がｐチャネルＭＯＳト
ランジスタ ＵＴ４にそれぞれ対応している。実施例１
の半導体装置と比較して、付加されているのは、第三段
ｎｐｎトランジスタＢＴ３と、第三段ｐチャネルＭＯＳ
トランジスタＵＴ４とである。付加される部分の構造
は、第二段ｎｐｎトランジスタＢＴ２と、第二段ｐチャ
ネルＭＯＳトランジスタＵＴ３とほぼ同じでよく、ｎド
リフト層の表面層に第三段ｎｐｎトランジスタＢＴ３の
ｐベース領域と、ｎ + エミッタ領域とが加えられ、ベー
ス電極９ｂ、エミッタ電極１１ｂが設けられる。また第
三段ｐチャネルＭＯＳトランジスタＵＴ４のｐ+ ドレイ
ン領域と、ドレイン電極１１ｂとが加えられる。
モノリシックに実現した本発明第二の実施例の半導体装
置の電極配置図である。後段のバイポーラトランジスタ
を三段のダーリントントランジスタとしたものである。
図の左側部分がｎチャネルＭＯＳトランジスタ ＵＴ
１、中央上側部分がｎｐｎトランジスタＢＴ１およびｎ
ｐｎトランジスタＢＴ２、中央下側部分がｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３、右上側部分がｎｐｎ
トランジスタＢＴ３、右下側部分がｐチャネルＭＯＳト
ランジスタ ＵＴ４にそれぞれ対応している。実施例１
の半導体装置と比較して、付加されているのは、第三段
ｎｐｎトランジスタＢＴ３と、第三段ｐチャネルＭＯＳ
トランジスタＵＴ４とである。付加される部分の構造
は、第二段ｎｐｎトランジスタＢＴ２と、第二段ｐチャ
ネルＭＯＳトランジスタＵＴ３とほぼ同じでよく、ｎド
リフト層の表面層に第三段ｎｐｎトランジスタＢＴ３の
ｐベース領域と、ｎ + エミッタ領域とが加えられ、ベー
ス電極９ｂ、エミッタ電極１１ｂが設けられる。また第
三段ｐチャネルＭＯＳトランジスタＵＴ４のｐ+ ドレイ
ン領域と、ドレイン電極１１ｂとが加えられる。
【００５８】後段のバイポーラトランジスタの段数を増
せば、後段ほどベース電流が大きくなるためオン電圧は
低下し、それぞれのバイポーラトランジスタにｐチャネ
ルＭＯＳトランジスタを接続することにより、バイポー
ラトランジスタの段数が増してもターンオフストレージ
時間の増加がなく、高速のスイッチングが可能である。
せば、後段ほどベース電流が大きくなるためオン電圧は
低下し、それぞれのバイポーラトランジスタにｐチャネ
ルＭＯＳトランジスタを接続することにより、バイポー
ラトランジスタの段数が増してもターンオフストレージ
時間の増加がなく、高速のスイッチングが可能である。
【００５９】本実施例２の半導体装置も、実施例１の半
導体装置と同様に、出力電流および引出し電流の通過す
る配線に短絡ワイヤ２３をスティッチボンディングする
ことにより、配線抵抗を低減しているので、オン電圧を
低く、しかもターンオフ時間を短くできる。特に三段の
ダーリントン接続をしているので、最後段のバイポーラ
トランジスタＢＴ３の電流密度は実施例１の半導体装置
より大きくなり、配線抵抗の低減によるオン電圧の低減
効果およびスイッチング時間の短縮効果も大きい。
導体装置と同様に、出力電流および引出し電流の通過す
る配線に短絡ワイヤ２３をスティッチボンディングする
ことにより、配線抵抗を低減しているので、オン電圧を
低く、しかもターンオフ時間を短くできる。特に三段の
ダーリントン接続をしているので、最後段のバイポーラ
トランジスタＢＴ３の電流密度は実施例１の半導体装置
より大きくなり、配線抵抗の低減によるオン電圧の低減
効果およびスイッチング時間の短縮効果も大きい。
【００６０】［実施例３］図７は、図１７の等価回路を
モノリシックに実現した本発明第三の実施例の半導体装
置の電極配置図である。図の左側部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、右上側部分がｎｐｎトランジス
タＢＴ１、右下側部分がｐチャネルＭＯＳトランジスタ
ＵＴ２にそれぞれ対応している。後段のバイポーラトラ
ンジスタは必ずしもダーリントントランジスタでなけれ
ばならないわけではなく、本実施例のように一段のトラ
ンジスタでも良い。
モノリシックに実現した本発明第三の実施例の半導体装
置の電極配置図である。図の左側部分がｎチャネルＭＯ
ＳトランジスタＵＴ１、右上側部分がｎｐｎトランジス
タＢＴ１、右下側部分がｐチャネルＭＯＳトランジスタ
ＵＴ２にそれぞれ対応している。後段のバイポーラトラ
ンジスタは必ずしもダーリントントランジスタでなけれ
ばならないわけではなく、本実施例のように一段のトラ
ンジスタでも良い。
【００６１】本実施例３の半導体装置も、実施例１の半
導体装置と同様に、出力電流の通過する配線２１にエミ
ッタワイヤ２２をスティッチボンディングして短絡ワイ
ヤ２３を設けることにより、配線抵抗を低減しているの
で、オン電圧を低く、しかもターンオフ時間を短くでき
る。 ［実施例４］図８は、図１８の等価回路をモノリシック
に実現した本発明第四の実施例の半導体装置の電極配置
図である。図の左側部分がｎチャネルＭＯＳトランジス
タＵＴ１、中央上側部分がｎｐｎトランジスタＢＴ１、
中央下側部分がｐチャネルＭＯＳトランジスタＵＴ２、
右上側部分がｎｐｎトランジスタＢＴ２、右下側部分が
ｐチャネルＭＯＳトランジスタＵＴ３にそれぞれ対応し
ている。
導体装置と同様に、出力電流の通過する配線２１にエミ
ッタワイヤ２２をスティッチボンディングして短絡ワイ
ヤ２３を設けることにより、配線抵抗を低減しているの
で、オン電圧を低く、しかもターンオフ時間を短くでき
る。 ［実施例４］図８は、図１８の等価回路をモノリシック
に実現した本発明第四の実施例の半導体装置の電極配置
図である。図の左側部分がｎチャネルＭＯＳトランジス
タＵＴ１、中央上側部分がｎｐｎトランジスタＢＴ１、
中央下側部分がｐチャネルＭＯＳトランジスタＵＴ２、
右上側部分がｎｐｎトランジスタＢＴ２、右下側部分が
ｐチャネルＭＯＳトランジスタＵＴ３にそれぞれ対応し
ている。
【００６２】この例では、短絡ワイヤ２３を更にｐチャ
ネルＭＯＳトランジスタ ＵＴ２、ＵＴ３のドレイン電
極１１、１１ａの近傍まで延長してボンディングしてい
る。これにより、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３からＥ端子までの配線抵抗をより小さくで
き、ターンオフ時のｎｐｎトランジスタＢＴ１、ＢＴ２
のベース電流の引き抜きを早くする。特にターンオフを
より高速におこなうことが目的の場合に有効でありり、
このようにした半導体装置のターンオフ時間は実施例１
の半導体装置より更に１０％ほど短縮できた。 ［実施例５］図９は、図１９の等価回路をモノリシック
に実現した本発明第五の実施例の半導体装置の電極配置
図である。後段のバイポーラトランジスタを三段のダー
リントントランジスタとしたものである。
ネルＭＯＳトランジスタ ＵＴ２、ＵＴ３のドレイン電
極１１、１１ａの近傍まで延長してボンディングしてい
る。これにより、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３からＥ端子までの配線抵抗をより小さくで
き、ターンオフ時のｎｐｎトランジスタＢＴ１、ＢＴ２
のベース電流の引き抜きを早くする。特にターンオフを
より高速におこなうことが目的の場合に有効でありり、
このようにした半導体装置のターンオフ時間は実施例１
の半導体装置より更に１０％ほど短縮できた。 ［実施例５］図９は、図１９の等価回路をモノリシック
に実現した本発明第五の実施例の半導体装置の電極配置
図である。後段のバイポーラトランジスタを三段のダー
リントントランジスタとしたものである。
【００６３】この例でも、短絡ワイヤ２３を更にｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４のドレ
イン電極１１、１１ａ、１１ｂの近傍まで延長してボン
ディングしている。これにより、ｐチャネルＭＯＳトラ
ンジスタＵＴ２、ＵＴ３、ＵＴ４からＥ端子までの配線
抵抗をより小さくでき、ターンオフ時のｎｐｎトランジ
スタＢＴ１、ＢＴ２およびＢＴ３のベース電流の引き抜
きを早くし、ターンオフをより高速に行うことが可能で
ある。このようにした半導体装置のターンオフ時間は実
施例２の半導体装置より１０％ほど短縮された。 ［実施例６］図１０は、本発明第六の実施例の半導体装
置の電極配置図である。この例は、実施例４の変形例で
ある。
ネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４のドレ
イン電極１１、１１ａ、１１ｂの近傍まで延長してボン
ディングしている。これにより、ｐチャネルＭＯＳトラ
ンジスタＵＴ２、ＵＴ３、ＵＴ４からＥ端子までの配線
抵抗をより小さくでき、ターンオフ時のｎｐｎトランジ
スタＢＴ１、ＢＴ２およびＢＴ３のベース電流の引き抜
きを早くし、ターンオフをより高速に行うことが可能で
ある。このようにした半導体装置のターンオフ時間は実
施例２の半導体装置より１０％ほど短縮された。 ［実施例６］図１０は、本発明第六の実施例の半導体装
置の電極配置図である。この例は、実施例４の変形例で
ある。
【００６４】後段ｎｐｎトランジスタＢＴ２のエミッタ
電極１０ａとｐチャネルＭＯＳトランジスタ ＵＴ３の
ドレイン電極１１ａとを結ぶ配線２１のエミッタ電極１
０ａに近い部分と、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３のドレイン電極１１、１１ａとにエミッタワ
イヤ２１がボンテイングされているのは実施例４と同じ
であるが、スティッチボンディングではなく、それぞれ
別のエミッタワイヤ２２およびドレインワイヤ２６でＥ
端子に接続されている。
電極１０ａとｐチャネルＭＯＳトランジスタ ＵＴ３の
ドレイン電極１１ａとを結ぶ配線２１のエミッタ電極１
０ａに近い部分と、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３のドレイン電極１１、１１ａとにエミッタワ
イヤ２１がボンテイングされているのは実施例４と同じ
であるが、スティッチボンディングではなく、それぞれ
別のエミッタワイヤ２２およびドレインワイヤ２６でＥ
端子に接続されている。
【００６５】この場合も、ｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１およ
びＢＴ２のベース電流の引き抜きを早くし、ターンオフ
をより高速に行うことが可能である。ワイヤボンディン
グの本数は増えるが、実施例４とほぼ同じ効果が得られ
る。 ［実施例７］図１１は、図１８の等価回路をモノリシッ
クに実現した本発明第七の実施例の半導体装置の電極配
置図である。図の左側部分がｎチャネルＭＯＳトランジ
スタＵＴ１、中央上側部分がｎｐｎトランジスタＢＴ
１、中央下側部分がｐチャネルＭＯＳトランジスタＵＴ
２、右上側部分がｎｐｎトランジスタＢＴ２、右下側部
分がｐチャネルＭＯＳトランジスタＵＴ３にそれぞれ対
応している。
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１およ
びＢＴ２のベース電流の引き抜きを早くし、ターンオフ
をより高速に行うことが可能である。ワイヤボンディン
グの本数は増えるが、実施例４とほぼ同じ効果が得られ
る。 ［実施例７］図１１は、図１８の等価回路をモノリシッ
クに実現した本発明第七の実施例の半導体装置の電極配
置図である。図の左側部分がｎチャネルＭＯＳトランジ
スタＵＴ１、中央上側部分がｎｐｎトランジスタＢＴ
１、中央下側部分がｐチャネルＭＯＳトランジスタＵＴ
２、右上側部分がｎｐｎトランジスタＢＴ２、右下側部
分がｐチャネルＭＯＳトランジスタＵＴ３にそれぞれ対
応している。
【００６６】この例では、これまでの例と違って、ｎｐ
ｎトランジスタＢＴ２のエミッタ電極１０ａとｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３のドレイン電極１
１、１１ａとを結ぶ配線が形成されていない。ｎｐｎト
ランジスタＢＴ２のエミッタ電極１０ａとｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３のドレイン電極１１、
１１ａにそれぞれエミッタパッド１９、ドレインパッド
２５が設けられ、その間が短絡ワイヤ２３でボンディン
グされている。エミッタパッド１９にはエミッタワイヤ
２２がボンディングされる。
ｎトランジスタＢＴ２のエミッタ電極１０ａとｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３のドレイン電極１
１、１１ａとを結ぶ配線が形成されていない。ｎｐｎト
ランジスタＢＴ２のエミッタ電極１０ａとｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３のドレイン電極１１、
１１ａにそれぞれエミッタパッド１９、ドレインパッド
２５が設けられ、その間が短絡ワイヤ２３でボンディン
グされている。エミッタパッド１９にはエミッタワイヤ
２２がボンディングされる。
【００６７】これにより、ｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２のベース電流の引き抜きを早くし、ターンオフをよ
り高速に行うことが可能である。
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２のベース電流の引き抜きを早くし、ターンオフをよ
り高速に行うことが可能である。
【００６８】先に示したように幅５００μｍ厚さ５μｍ
の配線は、直径３００μｍのワイヤの約１０倍の抵抗と
なるので、ｎｐｎトランジスタＢＴ２のエミッタ電極１
０ａとｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａとを結ぶ配線を設けなくてそ
れほど配線抵抗の増大にはならない。むしろその分のチ
ップ面積を有効に利用できる利点がある。 ［実施例８］図１２は、図１９の等価回路をモノリシッ
クに実現した本発明第八の実施例の半導体装置の電極配
置図である。後段のバイポーラトランジスタを三段のダ
ーリントントランジスタとしたものである。
の配線は、直径３００μｍのワイヤの約１０倍の抵抗と
なるので、ｎｐｎトランジスタＢＴ２のエミッタ電極１
０ａとｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａとを結ぶ配線を設けなくてそ
れほど配線抵抗の増大にはならない。むしろその分のチ
ップ面積を有効に利用できる利点がある。 ［実施例８］図１２は、図１９の等価回路をモノリシッ
クに実現した本発明第八の実施例の半導体装置の電極配
置図である。後段のバイポーラトランジスタを三段のダ
ーリントントランジスタとしたものである。
【００６９】この例でも、ｎｐｎトランジスタＢＴ３の
エミッタ電極１０ｂとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３、ＵＴ４のドレイン電極１１、１１ａ、１
１ｂとを結ぶ配線が形成されておらず、その間が短絡ワ
イヤ２３でボンディングされている。また、Ｅ端子とつ
なぐエミッタワイヤ２２のボンデイングがなされる。
エミッタ電極１０ｂとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３、ＵＴ４のドレイン電極１１、１１ａ、１
１ｂとを結ぶ配線が形成されておらず、その間が短絡ワ
イヤ２３でボンディングされている。また、Ｅ端子とつ
なぐエミッタワイヤ２２のボンデイングがなされる。
【００７０】ここの場合も、チップ面積を有効に利用で
きる利点がある。 ［実施例９］図１３は、本発明第九の実施例の半導体装
置の電極配置図である。この例は、実施例７の半導体装
置の変形例である。
きる利点がある。 ［実施例９］図１３は、本発明第九の実施例の半導体装
置の電極配置図である。この例は、実施例７の半導体装
置の変形例である。
【００７１】この例でも、ｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のドレイン電極１１、１１ａとを結ぶ配線
は形成されていない。ｎｐｎトランジスタＢＴ２のエミ
ッタ電極１０ａとｐチャネルＭＯＳトランジスタ ＵＴ
２、ＵＴ３のドレイン電極１１、１１ａにそれぞれエミ
ッタパッド１９、ドレインパッド２３が設けられ、それ
らのパッドからＥ端子にそれぞれエミッタワイヤ２２、
ドレインワイヤ２６でボンディングィングされる。
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のドレイン電極１１、１１ａとを結ぶ配線
は形成されていない。ｎｐｎトランジスタＢＴ２のエミ
ッタ電極１０ａとｐチャネルＭＯＳトランジスタ ＵＴ
２、ＵＴ３のドレイン電極１１、１１ａにそれぞれエミ
ッタパッド１９、ドレインパッド２３が設けられ、それ
らのパッドからＥ端子にそれぞれエミッタワイヤ２２、
ドレインワイヤ２６でボンディングィングされる。
【００７２】これにより、ｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２のベース電流の引き抜きを早くし、ターンオフをよ
り高速に行うことが可能である。ワイヤボンディングの
本数は増えるが、実施例７とほぼ同じ効果が得られる。 ［実施例１０］図１４は、本発明第十の実施例の半導体
装置の電極配置図である。この例は、実施例９の半導体
装置の変形例である。
タＵＴ２、ＵＴ３からＥ端子までの配線抵抗をより小さ
くでき、ターンオフ時のｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２のベース電流の引き抜きを早くし、ターンオフをよ
り高速に行うことが可能である。ワイヤボンディングの
本数は増えるが、実施例７とほぼ同じ効果が得られる。 ［実施例１０］図１４は、本発明第十の実施例の半導体
装置の電極配置図である。この例は、実施例９の半導体
装置の変形例である。
【００７３】この例でも、ｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３のドレイン電極１１、１１ａにそれぞれ
エミッタパッド１９、ドレインパッド２５が設けられて
いて、それらのパッド内でエミッタワイヤ２２、ドレイ
ンワイヤ２６でスティッチボンデイングをした上でそれ
ぞれＥ端子にボンディングされている。
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３のドレイン電極１１、１１ａにそれぞれ
エミッタパッド１９、ドレインパッド２５が設けられて
いて、それらのパッド内でエミッタワイヤ２２、ドレイ
ンワイヤ２６でスティッチボンデイングをした上でそれ
ぞれＥ端子にボンディングされている。
【００７４】図では、エミッタパッド１９、ドレインパ
ッド２５の両方でスティッチボンデイングをしている
が、一方のみでも良い。 ［実施例１１］図１５は、本発明第十一の実施例の半導
体装置の電極配置図である。この例は、実施例９の半導
体装置の変形例である。
ッド２５の両方でスティッチボンデイングをしている
が、一方のみでも良い。 ［実施例１１］図１５は、本発明第十一の実施例の半導
体装置の電極配置図である。この例は、実施例９の半導
体装置の変形例である。
【００７５】この例でも、ｎｐｎトランジスタＢＴ２の
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のドレイン電極１１、１１ａにそれぞれエ
ミッタパッド１９、ドレインパッド２５が設けられてお
り、それらのパッドから複数のエミッタワイヤ２２とド
レインワイヤ２６とでＥ端子にそれぞれボンディングさ
れている。
エミッタ電極１０ａとｐチャネルＭＯＳトランジスタＵ
Ｔ２、ＵＴ３のドレイン電極１１、１１ａにそれぞれエ
ミッタパッド１９、ドレインパッド２５が設けられてお
り、それらのパッドから複数のエミッタワイヤ２２とド
レインワイヤ２６とでＥ端子にそれぞれボンディングさ
れている。
【００７６】ワイヤボンディングの本数は増えるが、実
施例９とほぼ同じ効果が得られる。図では、エミッタパ
ッド１９、ドレインパッド２５の両方で複数のワイヤと
したが、一方のみ複数にしても良い。
施例９とほぼ同じ効果が得られる。図では、エミッタパ
ッド１９、ドレインパッド２５の両方で複数のワイヤと
したが、一方のみ複数にしても良い。
【００７７】ドレインワイヤ２６が複数設けられる場合
には、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａを分離して、それぞれにドレ
インパッド２５を設け、ドレインワイヤ２６でＥ端子に
ボンディングしてもよい。
には、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ドレイン電極１１、１１ａを分離して、それぞれにドレ
インパッド２５を設け、ドレインワイヤ２６でＥ端子に
ボンディングしてもよい。
【００７８】
【発明の効果】以上説明したように本発明によれば、前
段に第一のユニポーラトランジスタ、後段にバイポーラ
トランジスタまたはダーリントントランジスタを接続
し、そのバイポーラトランジスタのベース−エミッタ間
に第二のユニポーラトランジスタを接続した半導体装置
において、バイポーラトランジスタのエミッタに接して
設けられたエミッタ電極と第二のユニポーラトランジス
タのドレインに接して設けられたドレイン電極とを結ぶ
配線上や、バイポーラトランジスタのエミッタ電極と、
第二のユニポーラトランジスタのドレイン電極との間等
の、等電位の電極または配線の間を結ぶワイヤを設け、
或いは複数のワイヤを設けることにより、その間の配線
抵抗を大幅な低減を実現した。その結果、配線部での電
圧降下の減小によるオン電圧の低減、および、ベース電
流の引き抜きの促進によるスイッチング速度の向上が可
能になった。
段に第一のユニポーラトランジスタ、後段にバイポーラ
トランジスタまたはダーリントントランジスタを接続
し、そのバイポーラトランジスタのベース−エミッタ間
に第二のユニポーラトランジスタを接続した半導体装置
において、バイポーラトランジスタのエミッタに接して
設けられたエミッタ電極と第二のユニポーラトランジス
タのドレインに接して設けられたドレイン電極とを結ぶ
配線上や、バイポーラトランジスタのエミッタ電極と、
第二のユニポーラトランジスタのドレイン電極との間等
の、等電位の電極または配線の間を結ぶワイヤを設け、
或いは複数のワイヤを設けることにより、その間の配線
抵抗を大幅な低減を実現した。その結果、配線部での電
圧降下の減小によるオン電圧の低減、および、ベース電
流の引き抜きの促進によるスイッチング速度の向上が可
能になった。
【００７９】よって本発明は、特に大電流用の半導体装
置に有効であり、半導体装置のみならず電力変換装置の
低損失化、高効率化に貢献するところ大である。本発明
により、低オン抵抗、高速ターンオフ特性、かつターン
オフストレージ時間の短いスイッチング半導体装置が提
供できる。
置に有効であり、半導体装置のみならず電力変換装置の
低損失化、高効率化に貢献するところ大である。本発明
により、低オン抵抗、高速ターンオフ特性、かつターン
オフストレージ時間の短いスイッチング半導体装置が提
供できる。
【図１】本発明実施例１の半導体装置（２段ダーリント
ン）の電極配置図
ン）の電極配置図
【図２】実施例１の半導体装置の部分断面図
【図３】本発明実施例１の半導体装置のオン電圧とフォ
ールタイム（ tf ）のエミッタワイヤの接触数依存性を
示す特性図
ールタイム（ tf ）のエミッタワイヤの接触数依存性を
示す特性図
【図４】本発明実施例１の半導体装置のターンオフ波形
図
図
【図５】本発明実施例１の半導体装置のオン電圧とフォ
ールタイム（ tf ）のゲートワイヤの接触数依存性を示
す特性図
ールタイム（ tf ）のゲートワイヤの接触数依存性を示
す特性図
【図６】本発明実施例２の半導体装置（３段ダーリント
ン）の電極配置図
ン）の電極配置図
【図７】本発明実施例３の半導体装置の電極配置図
【図８】本発明実施例４の半導体装置の電極配置図
【図９】本発明実施例５の半導体装置の電極配置図
【図１０】本発明実施例６の半導体装置の電極配置図
【図１１】本発明実施例７の半導体装置の電極配置図
【図１２】本発明実施例８の半導体装置の電極配置図
【図１３】本発明実施例９の半導体装置の電極配置図
【図１４】本発明実施例１０の半導体装置の電極配置図
【図１５】本発明実施例１１の半導体装置の電極配置図
【図１６】BiMOS Cascodeトランジスタの等価回路図
【図１７】BiMOS Cascodeトランジスタにp-chMOS トラ
ンジスタ接続時の等価回路図
ンジスタ接続時の等価回路図
【図１８】２段ダーリントントランジスタをもつ半導体
装置の等価回路図
装置の等価回路図
【図１９】３段ダーリントントランジスタをもつ半導体
装置の等価回路図
装置の等価回路図
【図２０】ユニット化したバイポーラトランジスタ、ユ
ニポーラトランジスタの部分断面図
ニポーラトランジスタの部分断面図
【図２１】図１７の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
【図２２】図１８の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
【図２３】図１９の等価回路をモノリシック化した従来
の半導体装置の電極配置図
の半導体装置の電極配置図
１ ｎ+ コレクタ層 ２ ｎドリフト層 ３ ｐウェル領域 ４、４ａ、４ｂ ｐベース領域 ５、５ａ、５ｂ ｐ+ ドレイン領域 ６ ｎ+ ソース領域 ７、７ａ、７ｂ ｎ+ エミッタ領域 ８ ソース電極 ９、９ａ、９ｂ ベース電極 １０、１０ａ、１０ｂ エミッタ電極 １１、１１ａ、１１ｂ ドレイン電極 １２ ゲート酸化膜 １３ ゲート電極層 １４ ゲート酸化膜 １５、１５ａ、１５ｂ ゲート電極層 １６ コレクタ電極 １７ ｐ- 低濃度領域 １８ ゲートパッド １９ エミッタパッド ２０、２０ａ、２０ｂ、２０ｃ 絶縁膜 ２１、２１ａ、２１ｂ 配線 ２２ エミッタワイヤ ２３ 短絡ワイヤ ２４ ゲートワイヤ ２５ ドレインパッド ２６ ドレインワイヤ Ｂ ベース Ｃ コレクタ Ｅ エミッタ Ｇ ゲート ＢＴ バイポーラトランジスタ ＵＴ ユニポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７Ｇ
Claims (18)
- 【請求項１】前段の第一のユニポーラトランジスタと、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続し、第一導電
型の高比抵抗半導体基板を第一のユニポーラトランジス
タのドレイン層、バイポーラトランジスタのコレクタ
層、第二のユニポーラトランジスタのベース層とした半
導体装置において、第一のユニポーラトランジスタ、バ
イポーラトランジスタ、第二のユニポーラトランジスタ
の電極およびそれらを結ぶ配線が一層の金属膜からなる
とき、その電極および配線の内、等電位の電極または配
線の間を結ぶワイヤボンディングを有することを特徴と
する半導体装置。 - 【請求項２】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続し、第一
導電型の高比抵抗半導体基板を第一のユニポーラトラン
ジスタのドレイン層、バイポーラトランジスタのコレク
タ層、第二のユニポーラトランジスタのベース層とした
半導体装置において、第一のユニポーラトランジスタ、
バイポーラトランジスタ、第二のユニポーラトランジス
タの電極およびそれらを結ぶ配線が一層の金属膜からな
るとき、その電極および配線の内、等電位の電極または
配線の間を結ぶワイヤボンディングを有することを特徴
とする半導体装置。 - 【請求項３】バイポーラトランジスタのエミッタに接し
て設けられたエミッタ電極と第二のユニポーラトランジ
スタのドレインに接して設けられたドレイン電極とを結
ぶ配線に出力用のワイヤをスティッチボンディングした
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】最後段のバイポーラトランジスタのエミッ
タに接して設けられたエミッタ電極と各第二のユニポー
ラトランジスタのドレインに接して設けられたドレイン
電極とを結ぶ配線に出力用のワイヤをスティッチボンデ
ィングしたことを特徴とする請求項２記載の半導体装
置。 - 【請求項５】バイポーラトランジスタのエミッタに接し
て設けられたエミッタ電極と第二のユニポーラトランジ
スタのドレインに接して設けられたドレイン電極とをつ
なぐ配線と、そのドレイン電極とを結ぶ出力用のワイヤ
をボンディングしたことを特徴とする請求項１記載の半
導体装置。 - 【請求項６】最後段のバイポーラトランジスタのエミッ
タに接して設けられたエミッタ電極と各第二のユニポー
ラトランジスタのドレインに接して設けられたドレイン
電極とをつなぐ配線と、そのドレイン電極とを結ぶ出力
用のワイヤをボンディングしたことを特徴とする請求項
２記載の半導体装置。 - 【請求項７】バイポーラトランジスタのエミッタに接し
て設けられたエミッタ電極と第二のユニポーラトランジ
スタのドレインに接して設けられたドレイン電極とを結
ぶ出力用のワイヤをボンディングしたことを特徴とする
請求項１記載の半導体装置。 - 【請求項８】最後段のバイポーラトランジスタのエミッ
タに接して設けられたエミッタ電極と各第二のユニポー
ラトランジスタのドレインに接して設けられた共通のド
レイン電極とを結ぶ出力用のワイヤをボンディングした
ことを特徴とする請求項２記載の半導体装置。 - 【請求項９】前段の第一のユニポーラトランジスタを、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続し、第一導電
型の高比抵抗半導体基板を第一のユニポーラトランジス
タのドレイン層、バイポーラトランジスタのコレクタ
層、第二のユニポーラトランジスタのベース層とした半
導体装置において、バイポーラトランジスタのエミッタ
に接して設けられたエミッタ電極と、第二のユニポーラ
トランジスタのドレインに接して設けられたドレイン電
極とにそれぞれ出力用のワイヤをボンディングしたこと
を特徴とする半導体装置。 - 【請求項１０】前段の第一のユニポーラトランジスタ
と、後段のダーリントン接続されたバイポーラトランジ
スタと、そのダーリントン接続された各バイポーラトラ
ンジスタごとに対応する第二のユニポーラトランジスタ
とを有し、第一のユニポーラトランジスタのドレインと
ソースとをそれぞれ初段のバイポーラトランジスタのコ
レクタ、ベースに接続し、各バイポーラトランジスタの
ベースに各第二のユニポーラトランジスタのソースを接
続し、最後段のバイポーラトランジスタのエミッタに各
第二のユニポーラトランジスタのドレインを接続し、第
一導電型の高比抵抗半導体基板を第一のユニポーラトラ
ンジスタのドレイン層、バイポーラトランジスタのコレ
クタ層、第二のユニポーラトランジスタのベース層とし
た半導体装置において、最後段のバイポーラトランジス
タのエミッタに接して設けられたエミッタ電極と、各第
二のユニポーラトランジスタのドレインに接して設けら
れた共通のドレイン電極とにそれぞれ出力用のワイヤを
ボンディングしたことを特徴とする半導体装置。 - 【請求項１１】前段の第一のユニポーラトランジスタ
を、後段のバイポーラトランジスタと、第二のユニポー
ラトランジスタとを有し、第一のユニポーラトランジス
タのドレインとソースとをそれぞれバイポーラトランジ
スタのコレクタ、ベースに接続し、かつ、第二のユニポ
ーラトランジスタのドレインとソースとをそれぞれバイ
ポーラトランジスタのエミッタ、ベースに接続し、第一
導電型の高比抵抗半導体基板を第一のユニポーラトラン
ジスタのドレイン層、バイポーラトランジスタのコレク
タ層、第二のユニポーラトランジスタのベース層とした
半導体装置において、バイポーラトランジスタのエミッ
タに接して設けられたエミッタ電極と、第二のユニポー
ラトランジスタのドレインに接して設けられた共通のド
レイン電極の少なくとも一方に出力用のワイヤをスティ
ッチボンディングしたことを特徴とする半導体装置。 - 【請求項１２】前段の第一のユニポーラトランジスタ
と、後段のダーリントン接続されたバイポーラトランジ
スタと、そのダーリントン接続された各バイポーラトラ
ンジスタごとに対応する第二のユニポーラトランジスタ
とを有し、第一のユニポーラトランジスタのドレインと
ソースとをそれぞれ初段のバイポーラトランジスタのコ
レクタ、ベースに接続し、各バイポーラトランジスタの
ベースに各第二のユニポーラトランジスタのソースを接
続し、最後段のバイポーラトランジスタのエミッタに各
第二のユニポーラトランジスタのドレインを接続し、第
一導電型の高比抵抗半導体基板を第一のユニポーラトラ
ンジスタのドレイン層、バイポーラトランジスタのコレ
クタ層、第二のユニポーラトランジスタのベース層とし
た半導体装置において、最後段のバイポーラトランジス
タのエミッタに接して設けられたエミッタ電極と、各第
二のユニポーラトランジスタのドレインに接して設けら
れた共通のドレイン電極の少なくとも一方に出力用のワ
イヤをスティッチボンディングしたことを特徴とする半
導体装置。 - 【請求項１３】前段の第一のユニポーラトランジスタ
を、後段のバイポーラトランジスタと、第二のユニポー
ラトランジスタとを有し、第一のユニポーラトランジス
タのドレインとソースとをそれぞれバイポーラトランジ
スタのコレクタ、ベースに接続し、かつ、第二のユニポ
ーラトランジスタのドレインとソースとをそれぞれバイ
ポーラトランジスタのエミッタ、ベースに接続し、第一
導電型の高比抵抗半導体基板を第一のユニポーラトラン
ジスタのドレイン層、バイポーラトランジスタのコレク
タ層、第二のユニポーラトランジスタのベース層とした
半導体装置において、バイポーラトランジスタのエミッ
タに接して設けられたエミッタ電極と、第二のユニポー
ラトランジスタのドレインに接して設けられた共通のド
レイン電極の少なくとも一方に複数の出力用のワイヤを
ボンディングしたことを特徴とする半導体装置。 - 【請求項１４】前段の第一のユニポーラトランジスタ
と、後段のダーリントン接続されたバイポーラトランジ
スタと、そのダーリントン接続された各バイポーラトラ
ンジスタごとに対応する第二のユニポーラトランジスタ
とを有し、第一のユニポーラトランジスタのドレインと
ソースとをそれぞれ初段のバイポーラトランジスタのコ
レクタ、ベースに接続し、各バイポーラトランジスタの
ベースに各第二のユニポーラトランジスタのソースを接
続し、最後段のバイポーラトランジスタのエミッタに各
第二のユニポーラトランジスタのドレインを接続し、第
一導電型の高比抵抗半導体基板を第一のユニポーラトラ
ンジスタのドレイン層、バイポーラトランジスタのコレ
クタ層、第二のユニポーラトランジスタのベース層とし
た半導体装置において、最後段のバイポーラトランジス
タのエミッタに接して設けられたエミッタ電極と、各第
二のユニポーラトランジスタのドレインに接して設けら
れた共通のドレイン電極の少なくとも一方に複数の出力
用のワイヤをボンディングしたことを特徴とする半導体
装置。 - 【請求項１５】第一のユニポーラトランジスタのゲート
と第二のユニポーラトランジスタのゲートとを接続する
ことを特徴とする請求項１ないし１４のいずれかに記載
の半導体装置。 - 【請求項１６】第一のユニポーラトランジスタがｎチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｎｐｎトランジスタであることを
特徴とする請求項１５記載の半導体装置。 - 【請求項１７】第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタであることを
特徴とする前記請求項１５記載の半導体装置。 - 【請求項１８】バイポーラトランジスタのエミッタ領域
の接合深さが、第一のユニポーラトランジスタのソース
領域のそれより深いことを特徴とする請求項１６または
１７に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30053298A JP2000133730A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30053298A JP2000133730A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133730A true JP2000133730A (ja) | 2000-05-12 |
Family
ID=17885962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30053298A Pending JP2000133730A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1306898A1 (en) * | 2001-10-29 | 2003-05-02 | Dialog Semiconductor GmbH | Sub-milliohm on-chip interconnection |
| JP2015090952A (ja) * | 2013-11-07 | 2015-05-11 | 株式会社豊田中央研究所 | 横型半導体装置とその製造方法 |
| US10032736B2 (en) | 2013-09-24 | 2018-07-24 | Renesas Electronics Corporation | Semiconductor device |
-
1998
- 1998-10-22 JP JP30053298A patent/JP2000133730A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1306898A1 (en) * | 2001-10-29 | 2003-05-02 | Dialog Semiconductor GmbH | Sub-milliohm on-chip interconnection |
| US6569758B2 (en) | 2001-10-29 | 2003-05-27 | Dialog Semiconductor Gmbh | Sub-milliohm on-chip interconnection |
| US7291551B2 (en) | 2001-10-29 | 2007-11-06 | Dialog Semiconductor Gmbh | Sub-milliohm on-chip interconnection |
| US10032736B2 (en) | 2013-09-24 | 2018-07-24 | Renesas Electronics Corporation | Semiconductor device |
| JP2015090952A (ja) * | 2013-11-07 | 2015-05-11 | 株式会社豊田中央研究所 | 横型半導体装置とその製造方法 |
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