JPS62221155A - タ−ンオフ可能な半導体素子およびその使用方法 - Google Patents

タ−ンオフ可能な半導体素子およびその使用方法

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JPS62221155A JP62060876A JP6087687A JPS62221155A JP S62221155 A JPS62221155 A JP S62221155A JP 62060876 A JP62060876 A JP 62060876A JP 6087687 A JP6087687 A JP 6087687A JP S62221155 A JPS62221155 A JP S62221155A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ターンオフ可能な半導体素子、およびこの素
子の使用方法に関するものである。このような半導体素
子は、例えば欧州特許公開公報ＡＩ　　０　１２１　０
６８　　によりよく知られている。
〔従来の技術、および発明が解決しようとする問題点〕
電力用エレクトロニクスの分野において、インバータや
制御される電気装置に、例えば重要性の増加してきたゲ
ートによってターンオフ可能なサイリスタ（ＧＴＯ＝ゲ
ートターンオフ）の形式で、ターンオフ可能な電力用半
導体が得られるようになった。
欧州特許公開公報ＥＰ−Ａｔ　　Ｏ０２２３５５に記載
されているように１、二のようなＧＴＯサイリスタはそ
のアノードとカソードの間において、異なったドーピン
グの一連の４個の層を有し、これらは通常ｎ型エミッタ
、ｎ型ベース、ｐ型ベース、およびｎ型エミッタである
。ｐ型エミッタはアノード接点と接合され、ｎ型エミッ
タはカソード接点と接合される。ｐ型ベースの方は、何
等かの方法でカソード側に表面上にて通じており、半導
体素子を制御することのできる適切なゲート接点を備え
ている。
ゲートによってターンオフを可能にするために、従来の
方法ではカソード接点をあらゆる方向でその間に設置さ
れたゲート接点により包囲し、狭い指状の形態に構成し
ていた。この場合、カソード接点とゲート接点とは、一
平面もしくは異った平面内で、カソード接点の平面に対
してゲート接点の平面が低くされるように設置される。
このようによ（知られたＧＴＯサイリスタのターンオフ
速度は、導通状態でベースを充満させるキャリアを如何
に速やかにアノード側に排出し得るかということにとり
わけ依存するものであ°る。
従って、この排出現象をターンオフの場合に加速させる
ために、アノード側において割り当てられた面上でその
間に介在するｐ型エミッタ層を分路するｎ型ベースとア
ノード接点間が予め短絡されている。
しかしながら、短絡すると、最適なターンオフ速度に任
意に設定することできな（なる。これはこの最適化にと
もなって半導体素子の別の特性が明らかに悪化し、従っ
て短絡に関する設計余裕度は限定されている。
そのうえ短絡回路が一旦設けられるとターンオフの特性
は固定され、もはや変化することはできない。
別の形式のターンオフ可能な電力用半導体、即ち、例え
ば西独公開公報２９　３２　０４３号から知られるよう
に、フィールド制御サイリスタＦＣＴｈの場合にも、こ
れと同様な状況がある。
フィールド制御サイリスタの場合には、弱いドープされ
たチャンネル層は、ｎ型ドープされたアノード層とｎ型
ドープされたカソード層とを具備している。チャンネル
層内部には、ゲート接点と接続しており、かつチャンネ
ルに対しＰ−Ｎ接合を形成するｎ型ドープされたゲート
領域が突出しており、該Ｐ−Ｎ接合は適当なバイアス電
圧を与えた場合には電流の流れを、チャンネルを介して
ピンチインし、最後にはピンチオフする。こ＼でもまた
アノード側には、アノード接点とチャンネル層との間に
短絡回路がターンオフ特性を改善する目的で設けられて
いる。
更によく知られたターンオフ可能な半導体素子、静電誘
導方式サイリスタ（ＳＩＴｈ）の場合には、ターンオフ
特性の改善の問題は同様に解決されている（例えば、西
独公開公報３０　０２　５２６号の第１７図参照）。
〔問題点を解決するための手段〕
本発明の問題点とする所は、スイッチング特性、特にタ
ーンオフ特性が、外部からの制御により影響をうけるよ
うにすることが可能となり、新規なカスコード回路への
応用を許容せしめるターンオフ可能な半導体素子を提供
することにある。
この問題点は、はじめに述べた種類の半導体素子の場合
、特許請求の範囲第１項の特徴項からの特徴によって解
決されるものである。
本発明の核心とする所は、カソード側での第１のゲート
構造と同様な、第２の、アノード側のゲート構造を有す
るゲートによってターンオフ可能な半導体素子を提供す
ることであり、この第２のゲート構造は適切に駆動する
と、ターンオフ時のキャリヤの収積を加速し、全電力損
失を減少させ、特に２個の電界効果トランジスタと結合
した二重カスコード回路の可能性が得られるものである
。
本発明においては、第２のゲート接点を有する第２のゲ
ート構造が、公知のゲートによってターンオフ可能な半
導体素子に設けられる。本発明の好ましい実施例は、細
分化された段状のゲート構造に基づいている。このゲー
ト構造の欧州特許公開公報Ａ１第０　１２１　０６８号
からよく知られたものであり、ＧＴＯの形式またはＦＣ
Ｔｈの形式で実現可能である。
これ以上の実施例は特許請求の範囲の名実施態様項によ
り得られる。
本発明は以下に実施例に基づいて図面に関連して一層詳
細に解説されるものである。
〔実施例〕
例えば、欧州特許公開公＠Ａｌ第０　１２１　０６８号
より知られる、ゲートターンオフ可能な半導体素子（以
下、ＧＴＯとする）の層構造断面図が第１　（Ａ）図に
部分的に示されている。下部に設けたアノードと上部に
設けたカソードの間には、複数個の相異なったドープさ
れた層が設けられている。これらの層は個別的に、ＧＴ
Ｏでは大抵ｎ型エミッタで表わされるｐ型ドープのアノ
ードＮ６、ｎ型ドープのｎ型ベース層８、ｐ型ドープの
ｐ型ベース層７およびｎ型ドープのカソード層５　（ｎ
型エミッタ）であり、このカソード層５は深い溝により
狭い筋状の領域に細分化されている。
この溝は、カソード側の上面から、ｐ型ベース層７の領
域にまで達している。この溝の底面上には、第１のゲー
ト接点（２）が設けられ、その間には、溝によって分離
されたカソード、フィンガーが構成され、このカソード
・フィンガーは外部とは図示された金属性接点面によっ
て接続される。
アノード端子およびカソード端子に対して、アノード層
６の底面上のアノード接点３と、カソード層５の上面上
のカソード接点１、即ちカソード・フィンガーが設けら
れている。
個別的な層と段状のゲート構造の物理的寸法に関する報
告、及び適切なドープ濃度に関する報告とは、前記の欧
州特許公開公報Ａ１第０１２１０６８に開示されている
。
ゲートターンオフ可能な半導体素子（以下、フィールド
制御サイリスタとする）の、この公報から知られる別の
構造は第１　（Ｂ）図において部分図として再現されて
いる。第１　（Ａ）図の４層構造の代りに、こ＼ではア
ノードとカソードの間が原理的に３層にされており、こ
れは既に述べたアノード層６　（ｐ型ドープされた）、
カソード層５（ｎ型ドープされた）、および第１のゲー
ト接点２）アノード接点３およびカソード接点１を接続
用接点として含むものである。第１　（Ａ）図からの二
つのベース層７と８の代りに、弱いｎ型ドープのｎチャ
ンネル層１０が現われ、このｎチャンネル層１０におい
て、溝の底面下部にｐ型ドープのｐ型ゲート領域１２が
拡散され、これは第１のゲート接点２と結合状態にあり
、ｎチャンネル層１０と一緒にＰ−Ｎ接合を形成し、こ
のＰ−Ｎ接合は適切なゲートバイアスをかけた場合に、
それを通る溝の間のｎチャンネル層１０を介して流れる
電流の流れを収束し、禁止する。
第１　（Ａ）図および第１　（Ｂ）図において表示され
た、これら２つの、欧州特許公開公報ＡＩ第０　１２１
　０６８号において知られた半導体素子の形状は、第２
のアノード側のゲート構造を有する本発明の半導体素子
が基礎とする従来技術である。本発明の４個の実施側の
うちの２個（第２（Ａ）図と第２（Ｂ）図）は、第１　
（Ａ）図からの形状に関連するものである。２個の別の
実施例（第３（Ａ）図と第３（Ｂ）図）は、第１（Ｂ）
図による形状に由来するものである。
第２　（Ａ）図で再現された構造においては、第１　（
Ａ）図のアノード側において２個の本質的な変化が施さ
れている。即ち、１つの変化とは、アノード層６がカソ
ード層５と同様に、最も近い層にまで達する溝を介して
、個々の狭い筋状の領域に細分化され、この溝の底面が
第２のゲート接点４を具備していることであり、他の変
化とは、ｎ型ベース層８において、第２　（Ａ）図の点
線により輪郭を描いたように、アノード層６に隣接して
接触部Ｎ９が設けられ、この接触層はｎ型ベース層８と
比して強くｎ型ドープされており、従って第２のゲート
接点４とｎ型ベース層８との間に良好な電気接触点が形
成されていることである。この補足的な層９は、それ自
身よく知られた、いわゆる停止層の機能を有することが
できる。この接触層はしかし必ず形成されるものでもな
く、第２（Ａ）図と第３　（Ａ）図において点線で示さ
れた領域９′により示される如く、第２のゲート接点４
部に局所的に拡散されるに過ぎないものであってもよい
。この場合には、停止層の補足的機能は失われる。
アノード側の溝が、第１のゲート構造の場合と同様に半
導体素子を外部から制御する第２のアノード側のゲート
構造を形成している。このように、半導体素子のターン
オフの場合にこの第２のゲートによってｎ型ベース層８
からのキャリヤの排出が促進されて、回路の遮断は明ら
かに加速される。
第２（Ａ）図に示される第１の実施例において、二つの
ゲート構造がＧＴＯゲートの構成を有しているが、アノ
ード側の第２のゲート構造は、第２（Ｂ）図に示される
実施側のように、第１　（Ｂ）図から知られるフィール
ド制御サイリスタのゲートの様式に従って構成すること
もできる。
この場合には、ｎ型ベース層８とアノード層６との間に
ｐ型ドープされたチャンネル層１１が設けられ、アノー
ド側の溝の底面の下に拡散されたｎ型ドープのｎ型ゲー
ト領域１３内に伸びている（第２（Ｂ）図）、その結果
として、各層のドープ型が反転されており、即ちｐ型ド
ープの代りにｎ型ドープが行われて反転されている他は
第１（Ｂ）図に示される第１のカソード側のゲート構造
の幾何学的レイアウトに第２のアノード側のゲート構造
が完全に対応している。この構造の半導体素子は第１の
電流制御されたゲートと、第２のフィールド制御された
ゲートを有する。
第３（Ａ）図の第３の実施例は第１　（Ｂ）図のよく知
られたフィールド制御サイリスタの形状から出発するも
ので、アノード層６に隣接したｎチャンネル１０におい
て、ｎチャンネル層１０に対して、ｎ型の強くドープさ
れた接触部層（９また９′）が設置されるが、この接触
部層は第２（Ａ）図の実施例において説明された通りで
ある。同時に再び対応するアノード側に溝が設けられ、
アノードＮ６は、狭い段状の領域に細分化され、接触部
層にまで伸びている。溝の底面上には再び第２のゲート
接点４が設けられている。
第３の実施例においてはまた、カソード層の、フィール
ド制御された第１のフィールド制御サイリスタのゲート
が、アノード側の電流制御された第２のＧＴＯのゲート
と接続されている。
最後に第３　（Ｂ）図の第４の実施例においては、両方
のゲート構造がフィールド制御されたフィールド制御サ
イリスタのゲートとして実施されている。アノード層６
とカソード層５の間にはこの場合、第２　（Ｂ）図に既
に示されたｐチャンネル層１１と、第３　（Ａ）図から
知られたｎチャンネル層１０が設けられている。
フィールド制御に必要なＰ−Ｎ接合は、２個のチャンネ
ル層１０，１１と反対にドープされたゲート領域１２．
１３とを横切って構成される。
半導体素子のスイッチング動作におよぼす第２のアノー
ド側のゲート構造の効果は、非常に真実に近いコンピュ
ータ・シミュレーションにより調査される。コンピュー
タ・シミュレーションに関しては、特別に開発されたコ
ンピュータ・プログラムＣＯＭＰＡＳＳ　（半導体解析
用のコンピュータ・プログラム）が使用されるが、これ
はチューリッヒのＥＴＨ刊行、１９８４年、？ｈ７６１
４「バイポーラ型電力用半導体デバイスの過渡的−次元
数値解析」というＣｏＡｂｂａｓ氏の学術論文において
記述され、解明されている。
この学術論文から推察されるように、プログラムＣＯＭ
ＰＡＳＳを用いたシミュレーションは真実に近い結果を
導き出し、このシミュレーションは測定された値に対し
て極めて良好な一致を示すものである。この理由から、
従来の半導体素子に対する本発明の長所は、直接にこの
プログラムを用いて得られたシミュレーションの結果に
よって明白に示される。
始めに比較対照されるシミュレーションは、第１　　（
Ａ）図に示される従来の半導体素子に対する第４図に示
されるドープ濃度Ｃ１のドーププロフィールと、二重Ｇ
ＴＯゲートに関する第２（Ａ）図の実施例による新規な
半導体素子に関する第５図に示されるドープ濃度ＣＩ直
のドーププロフィールである（以下の議論において、シ
ミュレーションの結果は従来の半導体素子に対する量は
何も修飾しないものであり、これに対して区別するため
の新規な半導体素子に関しては常に削除して使用される
）。
第４図と第５図に示されるドープ・プロフィールは第１
　（Ａ）図における交差ｇＡ−Ａ又は第２（Ａ）図にお
ける交差線Ｂ−Ｂに関連する。
場所のパラメータＸとして、アノード層６の下部の境界
面から距離が選択されるが、これは両方の図面において
記入された矢印により示されている通りである。
第４図と第５図から明らかなように、接点を除外しての
層６．８．７および５または６．９．８．７および５は
、全体として２５６ミクロンメートルの厚さを有してい
る。１２ミクロンメートルのアノード層６．４６ミクロ
ンメートルの接触部層９．２０３ミクロンメートルまた
は１５７ミクロンメートルのｎ型ベース１１Ｂ、４６ミ
クロンメートルのｐ型ベース層また４ミクロンメートル
のカソード層に分けられている。
ドープ濃度Ｃ１またはＣＬ　、のプロフィールのそばに
、キャリア特性を明瞭化するために第４図と第５図にお
いてている電子濃度Ｃ，またはＣ′。
と、ホール濃度ＣｈまたはＣ′、が示されている。
二つの示されたドーププロフィール間の本質的な相異は
、アノード側において追加された高いｎ型ドープの接触
部層９がｘ＝１２μｍとｘ＝５８μｍ（第５図）の間で
顕著に隆起している点にある。
ターンオフ特性のシミュレーションの結果として、第６
図に８００ボルトの電圧、１０９オームの負荷抵抗およ
び一１２ボルトのゲート電圧が印加された状態の従来の
半導体素子（第１　（Ａ）図と第４図）に対するアノー
ド電流ＩＡ、ゲート電流ＩＧ、およびアノード電圧ＵＡ
の時間的変化が示されている。
ゲート電流が流れることによって生じるターンオフ動作
の過渡的変化が明瞭に示されている。アノード電流■１
の減衰とともにキャリヤが除去されると半導体素子がだ
んだんと遮断され、それに応じて電圧が上昇する。
新規な二重ゲート構造（第２（Ａ）図と第５図）に関す
るシミュレーションの結果が第７図に示されている。こ
の場合、ゲート電流Ｉ′。２がアノード側の第２のゲー
トに対し新たに加えられているが、示された量【′。い
１１．およびＵ′、は量１、、Ｉ、およびＵ、に対応す
る。指示されたパラメータはその他の点では第６図の場
合と同様のパラメータである。
第６図と第７図の直接比較により、特にｔ＝２マイクロ
秒以後の時間領域において、電流ＩＩ１、Ｉ’ＧＩとＩ
’ｃｚとは電流１ｍと１゜の如く迅速に降下する。本発
明の半導体素子は、従来の半導体素子のアノード電圧Ｕ
＾と比べるとアノード電圧Ｕ′＾が速やかに変化する。
第８図に２つの電流ＩＡと１１．の対数値の経時変化が
示されており、ターンオフ特性の両者の相違が特に明瞭
に示されている。
この第８図から、二つのＧＴＯ型サイリスタの記憶時間
が等しい（カソード側に関する形状は不変であるという
理由に基づく）こと、および新規の二重ゲート半導体素
子の減少時間はそれにも拘らず、従来の半導体素子の減
少時間よりはるかに短かい。即ち従来３．４マイクロ秒
であったのがおよそ１．６マイクロ秒に過ぎなくなると
いうことが明らかになる。従って、第２のアノード側の
ゲートによってターンオフ特性が明らかに改善されたこ
とがわかる。
本発明の別の効果は電力損失と損失エネルギー（第９図
と第１０図）の直接比較から明らかになる。二つの電力
損失ＰとＰ′の最大値は等しいにも拘らず（この場合、
はＱ１５００ｗ）本発明の新規な半導体素子の電力損失
Ｐ′は、従来のＧＴＯの電力損失Ｐより速く減少する。
二つの半導体素子の全電力損失間の関係もこれに応じて
一層良好なものとなる。
第１０図はシミュレーションの場合に維持されるゲート
電力損失Ｐ０とＰ′。いならびに二つの半導体素子のカ
ソード側のゲート回路におけるゲート全損失エネルギー
Ｅ６とＥ　’　Ｇｌとを比較して示すものである。この
図からも新規の半導体素子（Ｅ’ＧＩ）が明らかにより
優れたものであることがわかる。しかしながら、新規な
半導体素子の場合に第２のアノード側のゲート回路にお
いて附加的な損失エネルギーが出現しく第１１図におけ
るＥ′ｒ、□；電力損失：Ｐ′。２）、従って二個のゲ
ート回路の場合の全損失エネルギーは、−個のゲート回
路のみの場合の０．１１ミリジユールに対して０．１９
ミリジユールとすることを考慮すべきである。
総括的に第２のアノード側のゲートの作用は次の如く説
明することができる。第１に、第２のゲートの制御によ
るターンオフのプロセスの間に、アノードからのキャリ
ヤの注入が停止される。第２に、ベース層で蓄積された
キャリヤもまたアノード側で放出される。第２のゲート
がＧＴＯサイリスタのゲートである、第２（Ａ）図およ
び第３（Ａ）図の実施側の場合には、第２のゲート接点
４とｎ型ベース層８の間にキャリヤが貯蔵されるＰ−Ｎ
接合がない。
アノードの短絡が行われると、本発明に係る半導体素子
は、次の利点を生じる。即ち附加的なアノード側のゲー
ト回路に対し、回路技術的にスイッチング特性に作用を
及ぼすことが可能であり、また以下に説明するように、
半導体素子の新規な二重カスコード回路において利用を
見出すことが可能となり得るものである。
従来の、ゲートターンオフ可能半導体素子および電力用
ＭＯ３電界効果トランジスタを有する簡単なカスコード
回路が第１２（Ａ）図に示されている。この半導体素子
の組合せは、アノード側の外部接続部ＡＡとカソード側
の外部接続部Ａ′、間にサイリスタＴ１と電界効果トラ
ンジスタＦ１との直列回路を有するものであり、この場
合、電界効果トランジスタＦ１はサイリスタＴＩのカソ
ード側に設けられている。サイリスタＴ１のゲートＧ１
はカソード側の外部接続Ａ、に導かれる。
このカスコード回路において、この半導体素子の組合せ
の間をスイッチングする電界効果トランジスタＦ１は全
負荷電流を導入することが可能でなければならない。タ
ーンオフ状態においては、バイポーラサイリスタＴ１が
全体のオフ状態の電圧を受は持っている。
カスコードのターンオフに対して、ＭＯ３電界効果トラ
ンジスタのゲートの制御電圧が除去されるならば、これ
らは数百ナノ秒以内で貯蔵され、電流はサイリスタＴ１
のカソードから強制的にそのゲート回路Ｇｌ上にて整流
される。その場合にサイリスタＴ１は突然にターンオフ
して、全体のオフ状態電圧を吸収する。
二重のゲートをもつ本発明の新規な半導体素子に対して
のみ、二重カスコード回路を第１２（Ｂ）図に示される
様に構成することができる。サイリスタＴ２はこの場合
カソード側に第１の電界効果トランジスタＦ１を有し、
アノード側に第２の電界効果トランジスタＦ２を有し、
アノード側とカソード側の外部接続部ＡＫとＡＡに直列
に接続される。第１のゲートＧ１はＡ　’　Ｈに、また
第２のゲートＧ２はＡＡと接続されている。
この二重カスコード回路において、両方のＭＯＳ電界効
果トランジスタＦ１とＦ２とが、ゲートによってターン
オフすると、負荷電流がカソード側では第１のゲートＧ
ｌのゲート回路によって、またアノード側では第２のゲ
ートＧ２を有するゲート回路によって整流される。第２
のゲートで達成されたターンオフの加速は、この回路配
置においても全く同様に達成される。
一括して新規な本発明の半導体素子を用いて、以下の利
点を有するターンオフ可能な素子を自由に使用すること
が可能である。
□迅速なターンオフ □僅少な全電力損失 □二重カスコード回路に使用できる □迅速なスイッチング □第２のゲート構造は、第１のゲート構造と同じ工程で
製作することが、できる。
第２のアノード側のゲート構造の配置は４個の説明され
た実施側の層構造に限定されるものでなく、簡単な方法
で、ゲートによってターンオフ可能な夫々の半導体素子
において本発明の範囲内で実現可能であることは、自明
のことである。
【図面の簡単な説明】
第１　（Ａ）図は第１のカソード側におけるゲート構造
を有する従来技術によるＧＴＯの構造の部分的断面図、 第１　（Ｂ）図は、従来技術に係る静電界制御サイリス
タによる第１　（Ａ）図に対応する断面図、第２（Ａ）
図は第１Ａ図に示されるＣＯＯ構造を有する本発明の第
１実施側の断面図であり、第１のＧＴＯの構造を有する
第２の、アノード側のゲート構造を示す断面図、 第２（Ｂ）図は、第１（Ａ）図に示されるＣＯＯ構造を
有する本発明の第２の実施側の断面図であり、第２の静
電界制御の構造を有する第２の、アノード側におけるゲ
ート構造を示す断面図、第３（Ａ）図は、第１　（Ｂ）
に示される静電界制御サイリスタに関する本発明の第３
の実施側の断面図であって、第２（Ａ）図に示される第
１の構成を有する第２の、アノード側のゲート構造を示
す断面図、 第３（Ｂ）図は、第１　（Ｂ）図に示される静電界制御
サイリスタに関する本発明の第４の実施側の断面図であ
って、第２　（Ｂ）図による第２の構造を有する第２の
、アノード側におけるゲート構造を示す断面図、 第４図は第１　（Ａ）図に示される公知のＧＴＯにおけ
るドープ濃度および電子濃度とホール濃度に関するプロ
フィールを示す断面図であり、シミュレーション計算の
比較対象として使用される断面図、 第５図は第２（Ａ）図による構造に関し、第４図と比較
されるシミュレーション計算によるプロフィールを示す
図、 第６図はシミュレーション計算の結果であり、第４図に
よるプロフィールに対する公知のＣＴＯの時間的ターン
オフ特性を示す図、 第７図は、第５図によるプロフィールを有する、本発明
に係る半導体素子の、第６図に対応したターンオフ特性
を表わす図、 第８図は、第６図と第７図からターンオフの場合におけ
るアノード電流を対数目盛で比較した時間的動作特性を
表わす図、 第９図はシミュレートされたターンオフ動作特性におけ
る二つの半導体素子に関する全電力損失と全電力を比較
する図、 第１０図はシミュレートされたターンオフ動作特性にお
ける二つの半導体素子のカソード側におけるゲート回路
における電力損失と電力を比較するための図、 第１１図は、本発明に係る半導体素子の、シミュレート
されたターンオフ動作特性における二つのゲート回路（
アノード側とカソード側における）における電力損失と
電力量を比較するための図、第１２（Ａ）図は、電界効
果トランジスタ（ＦＥＴ）に関する公知のターンオフ可
能な半導体素子の簡単なカスコード回路、および第１２
（Ｂ）図は、２個のＦＥＴを有する二重カスコード回路
における新規な半導体素子の、本発明に係る応用を示す
図。 １・・・カソード接点、 ２・・・第１のゲート接点、 ３・・・アノード接点、 ４・・・第２のゲート接点、 ５・・・カソード層（ｎ型エミッタ）、６・・・アノー
ド層（ｐ型エミッタ）、７・・・ｐ型ベース層、 ８・・・ｎ型ベース層、 ９．９′・・・接触部、 １０・・・ｎチャンネル層、 １１・・・ｐチャンネル層、 １２・・・ｐ型ゲート領域、 １３・・・ｎ型ゲート領域、 Ａ、・・・アノード側外部接続、 ＡＫ　　・・・カソード側の外部接続、Ｃ１・・・ドー
プ濃度、 Ｃ６・・・電子濃度、 Ｃ１・・・ホール濃度、 ＩＡ、Ｉ’、　　・・・アノード電流、ＵＡ＋Ｕ’Ａ　
　・・・アノード電圧、■。＋　　Ｉ’ｃ＋＋　　Ｉ’
ａｚ・・・ゲート電流、Ｐ、Ｐ’・・・電力損失、 Ｅ、Ｅ’　・・・全損失エネルギー、 ＰＧＩ＋　　Ｐ′ＧＩ＋　Ｐ　’。、・・・ゲート電力
損失、Ｅｃ　ｒ　Ｅ　’　ａｌｔ　Ｅ　’　ｅｘ・・・
ゲート損失エネルギー ＴＩ、Ｔ２・・・サイリスタ、 Ｆｌ、Ｆ２・・・電界効果トランジスタ、Ｇ１．Ｇ２　
　・　・　・ゲート。 ＦＩＧ、３Ｂ ＦＩＧ、４ ＦＩＧ　５ ０．００　　　　　＋、００　　　　２．００　　　　
３．ＱＯ４，００Ｓ・００ｔ　　　　　　　［Ｐｓｌ ＦＩＧ、６ ０．００　　　　＋、００　　　２．００　　　３．０
０　　　４．００　　　５．０００・００　　　　＋、
ＯＯ２，００３，００＆、００　　　５．００ｔ　　　
　　　　口Ｋ ＦＩＧ、９ ０．００　　　　　＋、ＯＯ２，００３，００４，０Ｏ
Ｓ・００’　　　　　　［／Ｊｓ］ ＦＩＧ、１０ ’　　　　　　　［／Ｊ　ｓ］ ＦＩＧ、１１

Claims (10)

    【特許請求の範囲】
  1. （１）アノードとカソード間に設けられ、複数個のドー
    プされた層を有するターンオフ可能な半導体素子であり
    、アノード側における表面の層がｐ型にドープされたア
    ノード層であり、カソード側における表面の層がｎ型に
    ドープされたカソード層であり、カソード側に、制御す
    べき、特に半導体素子のターンオフに適した第１のゲー
    ト接点を有する第１のゲート構造を備える半導体素子に
    おいて、 この半導体素子のアノード側に、第２のゲート接点（４
    ）を有する第２のゲート構造が設けられたことを特徴と
    する、ターンオフ可能な半導体素子。
  2. （２）特許請求の範囲第（１）項記載のターンオフ可能
    な半導体素子において、アノード層（６）、ｎ型ベース
    層（８）、ｐ型ベース層（７）およびカソード層（５）
    により構成された４層からなるゲートターンオフ・サイ
    リスタ（ＧＴＯ）構造を有しており、第１のゲート接点
    （２）がｐ型ベース層（７）と結合状態にあることを特
    徴とするターンオフ可能な半導体素子。
  3. （３）特許請求の範囲第（２）項記載のターンオフ可能
    な半導体素子において、第１のゲート構造が段状に形成
    されており、カソード層（５）が、ｐ型ベース層（７）
    にまで達する溝を介して、段状の形状を有する領域に細
    分化され、かつ第１のゲート接点（２）が各溝の底部上
    に配列されていることを特徴とするターンオフ可能な半
    導体素子。
  4. （４）特許請求の範囲第（３）項記載のターンオフ可能
    な半導体素子において、ｎ型ベース層（８）において、
    アノード層（６）に隣接し、ｎ型ベース層（８）に対向
    して、ｎ型の深くドープされた接触層（９または９′）
    が設けられ、かつ第１のゲート構造に対応して、第２の
    ゲート構造が同様に段状に構成されており、アノード層
    （６）が接触層（９または９′）にまで達する溝を介し
    て段状の領域に細分化され、第２のゲート接点（４）が
    この溝の底部上に配列され、接触層（９または９′）と
    結合状態にあることを特徴とするターンオフ可能な半導
    体素子。
  5. （５）特許請求の範囲第（３）項記載のターンオフ可能
    な半導体素子において、ｎ型ベース層（８）とアノード
    層（６）との間に、弱いｐ型ドープのｐ型チャンネル層
    （１１）が設けられ、また第１のゲート構造に対応して
    、第２のゲート構造が段状に同様に形成され、アノード
    層（６）が、ｐチャンネル層（１１）にまで達する溝に
    よって筋状の領域に細分化され、第２のゲート接点（４
    ）が各溝の底面上に配列され、この第２のゲート接点は
    ｎ型ドープされたｎ型ゲート領域（１３）に介してｐチ
    ャンネル層（１１）から分離されていることを特徴とす
    るターンオフ可能な半導体素子。
  6. （６）特許請求の範囲第（１）項記載のターンオフ可能
    な半導体素子において、この半導体素子は、アノード層
    （６）、ｎ型ドープされたｎチャンネル層（１０）およ
    びカソード層（５）より構成された３層からなるゲート
    ・フィールド制御サイリスタ（ＦＣＴｈ）構造を有して
    おり、第１のゲート接点（２）はｎチャンネル層内部に
    達するｐ型ドープのｐ型ゲート領域（１２）によりｎチ
    ャンネル層（１０）から分離されることを特徴とするタ
    ーンオフ可能な半導体素子。
  7. （７）特許請求の範囲第（６）項記載のターンオフ可能
    な半導体素子において、第１のゲート構造は段状に形成
    され、それによってカソード層（５）が、ｎチャンネル
    層（１０）にまで達する溝を介して筋状の領域に細分化
    され、第１のゲート接点（２）がｐ型ゲート領域（１２
    ）上の各溝の底部上に配列されていることを特徴とする
    ターンオフ可能な半導体素子。
  8. （８）特許請求の範囲第（７）項記載のターンオフ可能
    な半導体素子において、ｎチャンネル層（１０）におい
    てはアノード層（６）に隣接して、ｎチャンネル層（１
    ０）に対向して、強くｎドープされた接触部層（９また
    は９′）が設けられ、第１のゲート構造に対応して、第
    ２のゲート構造が段状に形成され、アノード層（６）は
    接触部層（９または９′）にまで達する溝を介して筋状
    の領域に細分化され、第２のゲート接点が各溝の底面上
    に配列されかつ接触部層（９または９′）と結合状態に
    あることを特徴とするターンオフ可能な半導体素子。
  9. （９）特許請求の範囲第（７）項記載のターンオフ可能
    な半導体素子において、ｎチャンネル層（１０）とアノ
    ード層（６）との間に、薄くｐ型ドープされたｐチャン
    ネル層（１１）が設けられ、第１のゲート構造に対応し
    て、第２のゲート構造が段状に形成され、アノード層（
    ６）がｐチャンネル層（１１）にまで達する溝を介して
    、筋状の領域に細分化され、第２のゲート接点（４）が
    各溝の底面上に配列され、この第２のゲート接点が、ｎ
    型ドープのｎ型ゲート領域（１３）によってｐチャンネ
    ル層（１１）から分離されていることを特徴とするター
    ンオフ可能な半導体素子。
  10. （１０）特許請求の範囲第（１）項記載のターンオフ可
    能な半導体素子の二重カスコード回路への使用方法であ
    り、この半導体素子のカソード側を第１の電界効果トラ
    ンジスタ（Ｆ１）の外部接続部（Ａ＿Ｋ）を有するソー
    ス・ドレイン配線に直列に接続し、前記半導体素子のア
    ノード側を第２の電界効果トランジスタ（Ｆ２）の外部
    接続部（Ａ＿Ａ）を有するソース・ドレイン配線に直列
    に接続し、第１のゲート接点（２）によって形成された
    第１のゲート（Ｇ１）をカソード側の外部接続部（Ａ＿
    Ｋ）に接続し、第２のゲート接点（４）によって形成さ
    れた第２のゲート（Ｇ２）はアノード側の外部接続部（
    Ａ＿Ａ）に接続するターンオフ可能な半導体素子の使用
    方法。
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