JPS61198779A - 両面ゲ−ト静電誘導サイリスタ及びその製造方法 - Google Patents
両面ゲ−ト静電誘導サイリスタ及びその製造方法Info
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- JPS61198779A JPS61198779A JP60039378A JP3937885A JPS61198779A JP S61198779 A JPS61198779 A JP S61198779A JP 60039378 A JP60039378 A JP 60039378A JP 3937885 A JP3937885 A JP 3937885A JP S61198779 A JPS61198779 A JP S61198779A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、埋め込みゲート型両面ゲート静電誘導サイリ
スタ、特に、製作が容易な両面ゲート静電誘導サイリス
タの構造及びその方法に関するものである。
スタ、特に、製作が容易な両面ゲート静電誘導サイリス
タの構造及びその方法に関するものである。
両面ゲート静電誘導サイリスタについては、例えば特公
昭５７−４１００号公報、米国特許第４０８６６１１号
やＩ ＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ、 ｖｏｌ。
昭５７−４１００号公報、米国特許第４０８６６１１号
やＩ ＥＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ、 ｖｏｌ。
ＨＤ−２２，隘４ ｐｐ１８５〜１９５（１９７５）等
に詳しく述べられている。そこで述べられた構造の典型
的な１例を示したのが第３図である。第３図において、
２１と２４はｎ−型の半導体領域、２２はｐ゛型の第１
ゲート領域、２３と２８は主電流通路、２５と２９はｐ
−型の半導体領域、２６はｐ−ｎ接合、２７はｎ°型の
第２ゲート領域、３０は正孔を注入するための陽極、３
１は電子を注入するための陰極、３２はゲート電極を示
す。なおこの明細書においては、ｎ−型は低濃度のｎ型
不純物を含む（ドープした）ｗ４域、ｎ゛型は高濃度の
ｎ型不純物を含む領域、ｐ−型は低濃度のｐ型不純物を
含む領域、ｐ゛型は高濃度のｐ型不純物を含む領域の意
味で用いる。
に詳しく述べられている。そこで述べられた構造の典型
的な１例を示したのが第３図である。第３図において、
２１と２４はｎ−型の半導体領域、２２はｐ゛型の第１
ゲート領域、２３と２８は主電流通路、２５と２９はｐ
−型の半導体領域、２６はｐ−ｎ接合、２７はｎ°型の
第２ゲート領域、３０は正孔を注入するための陽極、３
１は電子を注入するための陰極、３２はゲート電極を示
す。なおこの明細書においては、ｎ−型は低濃度のｎ型
不純物を含む（ドープした）ｗ４域、ｎ゛型は高濃度の
ｎ型不純物を含む領域、ｐ−型は低濃度のｐ型不純物を
含む領域、ｐ゛型は高濃度のｐ型不純物を含む領域の意
味で用いる。
第３図に示す従来構造の両面ゲート静電誘導サイリスタ
の特徴は、ｐ°型の第１ゲート領域２２とｎ°型の第２
ゲート領域２７とがｐ−ｎ接合２６の両側二分かれてい
ることである。この両面ゲート静電誘導サイリスタの製
造方法としては、次に述べる方法が知られている。
の特徴は、ｐ°型の第１ゲート領域２２とｎ°型の第２
ゲート領域２７とがｐ−ｎ接合２６の両側二分かれてい
ることである。この両面ゲート静電誘導サイリスタの製
造方法としては、次に述べる方法が知られている。
第３図に示したｎ−型の半導体領域２１を基板としてｐ
゛型の第１ゲート領域２２を形成したのち、その上にｎ
−型の半導体領域２４をエピタキシャル成長する。その
上にｐ−型の半導体領域２５をエピタキシャル成長し、
ｎ°型の第２ゲート領域２７を形成した後、更にその上
にｐ−型の半導体領域２９をエピタキシャル成長する方
法である。この方法では、エピタキシャル成長膜を３層
に重ねることが必要であり、そのため非常に高度な結晶
成長技術が要求される。
゛型の第１ゲート領域２２を形成したのち、その上にｎ
−型の半導体領域２４をエピタキシャル成長する。その
上にｐ−型の半導体領域２５をエピタキシャル成長し、
ｎ°型の第２ゲート領域２７を形成した後、更にその上
にｐ−型の半導体領域２９をエピタキシャル成長する方
法である。この方法では、エピタキシャル成長膜を３層
に重ねることが必要であり、そのため非常に高度な結晶
成長技術が要求される。
他の方法では、ｐ−型の半導体領域２５を基板とし、そ
の表面にロー型の半導体領域２４をエピタキシャル成長
し、その裏面にｎ゛型の第２ゲート領域２７を形成した
のち、ｐ−型の半導体領域２９をエピタキシャル成長す
る。その後ｎ−型の半導体領域２４の表面にｐ゛型の第
１ゲート領域２２を形成したのち、ｎ−型の半導体領域
２１をエピタキシャル成長する。この場合には、エピタ
キシャル成長膜を２層に重ねることが必要であり、かな
り高度な結晶成長技術が要求される。
の表面にロー型の半導体領域２４をエピタキシャル成長
し、その裏面にｎ゛型の第２ゲート領域２７を形成した
のち、ｐ−型の半導体領域２９をエピタキシャル成長す
る。その後ｎ−型の半導体領域２４の表面にｐ゛型の第
１ゲート領域２２を形成したのち、ｎ−型の半導体領域
２１をエピタキシャル成長する。この場合には、エピタ
キシャル成長膜を２層に重ねることが必要であり、かな
り高度な結晶成長技術が要求される。
従来の両面ゲート静電誘導サイリスタの構造では、上述
したように結晶成長工程が複雑で、高度の技術が要求さ
れるため、両面ゲート静電誘導サイリスタを実現するこ
とが難しく、その実用化が困難になっている。
したように結晶成長工程が複雑で、高度の技術が要求さ
れるため、両面ゲート静電誘導サイリスタを実現するこ
とが難しく、その実用化が困難になっている。
本発明は、上記の点に鑑み、製作が容易な両面ゲート静
電誘導サイタスタ及びその製造方法を提供することを目
的とするものである。
電誘導サイタスタ及びその製造方法を提供することを目
的とするものである。
そのために本発明の両面ゲート静電誘導サイタスタは、
ｎ−型又はｐ−型の半導体基板の２つの主表面のそれぞ
れにゲーＨｆｆ域を挟んで形成されたエピタキシャル成
長半導体層を有することを特徴とし、その製造方法は、
ｎ−型又はｐ−型の半導体基板の一方の主表面にｐ゛型
の第１ゲートｆｉ、Ｉ域を選択拡散法又は選択成長法で
形成する工程と、前記半導体基板の他方の主表面にｎ＋
型の第２ゲート領域を選択拡散法又は選択成長法で形成
する工程と、前記第１ゲート領域を形成した半導体基板
の主表面上にエピタキシャル成長方法によりｎ−型の半
導体層を形成する工程と、前記第２ゲートｅＮ域を形成
した半導体基板の主表面上にエピタキシャル成長方法に
よりｐ−型の半導体層を形成する工程と、前記ｎ−型の
半導体層の表面にｎ゛型の半導体領域を形成する工程と
、前記ｎ−型の半導体層の表面にｐ°型の半導体領域を
形成する工程と、第１ゲート電極、第２ゲート電極、カ
ソード電極及びアノード電極の各電極を形成する工程と
から成ることを特徴とするものである。
ｎ−型又はｐ−型の半導体基板の２つの主表面のそれぞ
れにゲーＨｆｆ域を挟んで形成されたエピタキシャル成
長半導体層を有することを特徴とし、その製造方法は、
ｎ−型又はｐ−型の半導体基板の一方の主表面にｐ゛型
の第１ゲートｆｉ、Ｉ域を選択拡散法又は選択成長法で
形成する工程と、前記半導体基板の他方の主表面にｎ＋
型の第２ゲート領域を選択拡散法又は選択成長法で形成
する工程と、前記第１ゲート領域を形成した半導体基板
の主表面上にエピタキシャル成長方法によりｎ−型の半
導体層を形成する工程と、前記第２ゲートｅＮ域を形成
した半導体基板の主表面上にエピタキシャル成長方法に
よりｐ−型の半導体層を形成する工程と、前記ｎ−型の
半導体層の表面にｎ゛型の半導体領域を形成する工程と
、前記ｎ−型の半導体層の表面にｐ°型の半導体領域を
形成する工程と、第１ゲート電極、第２ゲート電極、カ
ソード電極及びアノード電極の各電極を形成する工程と
から成ることを特徴とするものである。
本発明の両面ゲート静電誘導サイタスタ及びその製造方
法では、ｎ−型又はｐ−型の半導体基板の両面に１層ず
つエピタキシャル成長層を形成するだけであるため、エ
ピタキシャル成長層が重なることがなく、従来の結晶成
長技術により実現できる。
法では、ｎ−型又はｐ−型の半導体基板の両面に１層ず
つエピタキシャル成長層を形成するだけであるため、エ
ピタキシャル成長層が重なることがなく、従来の結晶成
長技術により実現できる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明の両面ゲート静電誘導サイタスタの実施
例構造を示す図、第２図は本発明の両面ゲート静電誘導
サイタスタの製造工程を説明するだめの図である。図に
おいて、１はｎ−型の半導体基板、２はｐ゛型の第１ゲ
ート領域、３はｎ゛型の第２ゲーＨｉ域、４はｎ−型の
エピタキシャル成長層、５はｐ−型のエピタキシャル成
長層、６はｎ°型の半導体領域、７はｐ゛型の半導体領
域、８はカソード電極、９はアノード電極、１０は第１
ゲート電極、１１は第２ゲート電極、１２はｐ−型の半
導体基板を示す。第１図ｆａ）はｎ−型の半導体基板を
用いた場合の両面ゲート静電誘導サイタスタの例を示し
、第１図（ｂｌはｐ−型の半導体基板を用いた場合の両
面ゲート静電誘導サイタスタの ′例を示したものであ
る。
例構造を示す図、第２図は本発明の両面ゲート静電誘導
サイタスタの製造工程を説明するだめの図である。図に
おいて、１はｎ−型の半導体基板、２はｐ゛型の第１ゲ
ート領域、３はｎ゛型の第２ゲーＨｉ域、４はｎ−型の
エピタキシャル成長層、５はｐ−型のエピタキシャル成
長層、６はｎ°型の半導体領域、７はｐ゛型の半導体領
域、８はカソード電極、９はアノード電極、１０は第１
ゲート電極、１１は第２ゲート電極、１２はｐ−型の半
導体基板を示す。第１図ｆａ）はｎ−型の半導体基板を
用いた場合の両面ゲート静電誘導サイタスタの例を示し
、第１図（ｂｌはｐ−型の半導体基板を用いた場合の両
面ゲート静電誘導サイタスタの ′例を示したものであ
る。
第１図（ａ）に示す本発明の両面ゲート静電誘導サイタ
スタは、ｎ−型の半導体基板１の一方の主表面にｐ゛型
の第１ゲート領域２を形成してその上にｎ−型のエピタ
キシャル成長層４を形成し、また、他方の主表面にｎ゛
型の第２ゲート領域３を形成してその上にｐ−型のエピ
タキシャル成長層５を形成した構造とするものである。
スタは、ｎ−型の半導体基板１の一方の主表面にｐ゛型
の第１ゲート領域２を形成してその上にｎ−型のエピタ
キシャル成長層４を形成し、また、他方の主表面にｎ゛
型の第２ゲート領域３を形成してその上にｐ−型のエピ
タキシャル成長層５を形成した構造とするものである。
従って、エピタキシャル成長はｎ−型のエピタキシャル
成長層４の形成及びｐ−型のエピタキシャル成長層５の
形成のための２回であり、しかもエピタキシャル成長層
４と５は重なることはない。したがって、従来の結晶成
長技術を適用することが可能であり、両面ゲート静電誘
導サイタスタの実現が容易になる。
成長層４の形成及びｐ−型のエピタキシャル成長層５の
形成のための２回であり、しかもエピタキシャル成長層
４と５は重なることはない。したがって、従来の結晶成
長技術を適用することが可能であり、両面ゲート静電誘
導サイタスタの実現が容易になる。
次に第２図を参照しつつ第１図（ａｌに示す両面ゲート
静電誘導サイタスタの製造工程の詳細を説明する。
静電誘導サイタスタの製造工程の詳細を説明する。
■ まず、第２図（ａｌに示すように不純物濃度が１〜
２ Ｘ１０１３ｃｍ−’のｎ型シリコン基板（ｎ−型の
半導体基板）１の表面に選択拡散法で高濃度のｐ型不純
物をドープし、ｐ゛型の第１ゲーＨＭ域２を形成する。
２ Ｘ１０１３ｃｍ−’のｎ型シリコン基板（ｎ−型の
半導体基板）１の表面に選択拡散法で高濃度のｐ型不純
物をドープし、ｐ゛型の第１ゲーＨＭ域２を形成する。
■ 次に、第２図ｆｂｌに示すようにｎ型シリコン基板
１の裏面に選択拡散法で高濃度のｎ型不純物をドープし
、ｎ゛型の第２ゲートＭ域３を形成する。
１の裏面に選択拡散法で高濃度のｎ型不純物をドープし
、ｎ゛型の第２ゲートＭ域３を形成する。
この場合、不純物のドーピングにはイオン注入法を用い
る。また、ガス拡散法を用いる場合には、拡散マスクと
して用いる酸化膜のエツチングをドライエツチング法で
行う。ゲートＳＮ域の表面不純物濃度は１ ｘｌＱＩｌ
ｌ −Ｉ Ｘｌ０Ｉ”Ｃｌ１１−３とし、深さは１５〜
２０μｍとする。イオン注入法を用いた場合には、５０
０℃程度でアニールしたのち、１２００℃程度でドライ
ブし、その後再び５６０℃程度まで徐冷する。
る。また、ガス拡散法を用いる場合には、拡散マスクと
して用いる酸化膜のエツチングをドライエツチング法で
行う。ゲートＳＮ域の表面不純物濃度は１ ｘｌＱＩｌ
ｌ −Ｉ Ｘｌ０Ｉ”Ｃｌ１１−３とし、深さは１５〜
２０μｍとする。イオン注入法を用いた場合には、５０
０℃程度でアニールしたのち、１２００℃程度でドライ
ブし、その後再び５６０℃程度まで徐冷する。
■ 続いて、第２図（Ｃ１に示すようにｐ゛型の第１ゲ
ート領域２の表面に低濃度のｎ型不純物をドープしたｎ
−型のエピタキシャル成長層４を約３０μｍ成長する。
ート領域２の表面に低濃度のｎ型不純物をドープしたｎ
−型のエピタキシャル成長層４を約３０μｍ成長する。
この場合、ゲート領域からのオート・ドープの影響を抑
制するため、エピタキシャル成長を２回に分けて行う。
制するため、エピタキシャル成長を２回に分けて行う。
第１回目の成長では、高濃度のｎ型不純物をドープした
比抵抗が１８０ｍΩ・ｃｍの膜を約１．５μｍ成長し、
第２回目では、比抵抗が１０〜２０Ω・ｃｍの膜を約２
８．５μｍ成長する。
比抵抗が１８０ｍΩ・ｃｍの膜を約１．５μｍ成長し、
第２回目では、比抵抗が１０〜２０Ω・ｃｍの膜を約２
８．５μｍ成長する。
■ 次に、第２図（ｄ）に示すようにｎ４型の第２ゲー
ト領域３の上に低濃度のｐ型不純物をドープしたエピタ
キシャル成長層５を約３０μｍ成長する。
ト領域３の上に低濃度のｐ型不純物をドープしたエピタ
キシャル成長層５を約３０μｍ成長する。
この場合も２回に分けてエピタキシャル成長する。第１
回目の成長では、高濃度のｐ型不純物をドープした比抵
抗が１８０ｍΩ・ｃｍの膜を約１．５μｍ成長し、第２
回目では、比抵抗が１０〜２ｏΩ・ｃｍの膜を約２８．
５μｍ成長する。エピタキシャル成長法としては、ラン
プ加熱法による減圧エピタキシャル成長法が好ましい。
回目の成長では、高濃度のｐ型不純物をドープした比抵
抗が１８０ｍΩ・ｃｍの膜を約１．５μｍ成長し、第２
回目では、比抵抗が１０〜２ｏΩ・ｃｍの膜を約２８．
５μｍ成長する。エピタキシャル成長法としては、ラン
プ加熱法による減圧エピタキシャル成長法が好ましい。
■ 次に、第２図（ｅｌに示すようにｎ 型のエピタキ
シャル成長層４の表面全体に高濃度のｎ型不純物をドー
ピングし、ｎ゛型の半導体領域６を形成する。このｎ°
型の半導体領域６の表面不純物濃度は５ ×１０１１０
ｌ９’以上とし、深さは７μｎ１とする。
シャル成長層４の表面全体に高濃度のｎ型不純物をドー
ピングし、ｎ゛型の半導体領域６を形成する。このｎ°
型の半導体領域６の表面不純物濃度は５ ×１０１１０
ｌ９’以上とし、深さは７μｎ１とする。
■ 次に、第２図ｆｆ）に示すようにｐ−型のエピタキ
シャル成長層５の表面全体に高濃度のｐ型不純物をドー
ピングし、ｐ°型の半導体領域７を形成する。このｐ゛
型の半導体領域７の表面不純物濃度は、５ Ｘ１０１９
ｃｍ−”以上とし、深さは７μｍとする。
シャル成長層５の表面全体に高濃度のｐ型不純物をドー
ピングし、ｐ°型の半導体領域７を形成する。このｐ゛
型の半導体領域７の表面不純物濃度は、５ Ｘ１０１９
ｃｍ−”以上とし、深さは７μｍとする。
■ 次に、第２図（１１に示すようにｐ°型の第１ゲー
ト領域２のみが露出するようにｎ−型のエピタキシャル
成長層４及びｎ゛型の半導体領域６の一部をエツチング
する。
ト領域２のみが露出するようにｎ−型のエピタキシャル
成長層４及びｎ゛型の半導体領域６の一部をエツチング
する。
■ 次に、第２図（ｈｌに示すようにｎ４型の第２ゲー
ト領域３のみが露出するようにｐ−型のエピタキシャル
成長層５及びｐ゛型の半導体領域７の一部をエツチング
する。
ト領域３のみが露出するようにｐ−型のエピタキシャル
成長層５及びｐ゛型の半導体領域７の一部をエツチング
する。
■ 次に、第２図（１１に示すようにｎ゛型の半導体領
域６の表面にカソード電極８を、ｐ゛型の第１ゲート領
域の表面に第１ゲート電極１０を、ｐ゛型の半導体領域
７の表面にアノード電極９を、ｎ′型の第２ゲート領域
の表面に第２ゲート電極１１を形成する。
域６の表面にカソード電極８を、ｐ゛型の第１ゲート領
域の表面に第１ゲート電極１０を、ｐ゛型の半導体領域
７の表面にアノード電極９を、ｎ′型の第２ゲート領域
の表面に第２ゲート電極１１を形成する。
ここで、第１ゲート電極ｌＯ及びアノード電極９の材料
は、例えばＰｔＸＰｔＳｉ等のような仕事関数の大きい
金属や金属硅化物が良い。一方、カソード電極８及び第
２ゲート電極１１の材料は、例えばＡＩ、Ｔｉ、 Ｍｏ
ｖ ＭｏＳｉ等のような仕事関数の小さい金属や金属硅
化物が良い。電極材料は、単一の金属や金属硅化物であ
ってもよく、また、２種類以上の金属や金属硅化物を多
層に積層した材料であってもよい。
は、例えばＰｔＸＰｔＳｉ等のような仕事関数の大きい
金属や金属硅化物が良い。一方、カソード電極８及び第
２ゲート電極１１の材料は、例えばＡＩ、Ｔｉ、 Ｍｏ
ｖ ＭｏＳｉ等のような仕事関数の小さい金属や金属硅
化物が良い。電極材料は、単一の金属や金属硅化物であ
ってもよく、また、２種類以上の金属や金属硅化物を多
層に積層した材料であってもよい。
以上、第１図（ａｌに示す構造について第２図を参照し
つつ製造方法を説明したが、第１図ｆｂ）に示す構造の
場合には、第２図（ａｌにおいてｎ−型の半導体基板ｌ
がｐ−型の半導体基板１２に代わるのみでそれ以降の工
程は同じである。
つつ製造方法を説明したが、第１図ｆｂ）に示す構造の
場合には、第２図（ａｌにおいてｎ−型の半導体基板ｌ
がｐ−型の半導体基板１２に代わるのみでそれ以降の工
程は同じである。
以上の説明から明らかなように、本発明によれば、両面
ゲート静電誘導サイタスタの構造が従来の構造よりも簡
単であり、また、その製造工程において、エピタキシャ
ル成長膜が重なることなく、何等特別の結晶成長技術を
必要とセす、従来技術を適用することが可能であり、そ
の実用的価値は非常に大きい。
ゲート静電誘導サイタスタの構造が従来の構造よりも簡
単であり、また、その製造工程において、エピタキシャ
ル成長膜が重なることなく、何等特別の結晶成長技術を
必要とセす、従来技術を適用することが可能であり、そ
の実用的価値は非常に大きい。
第１図は本発明の両面ゲート静電誘導サイタスタの実施
例構造を示す図、第２図は本発明の両面ゲート静電誘導
サイタスタの製造工程を説明するための図、第３図は従
来の典型的な両面ゲート静骨ｆ禾：Ｗ具ノｈづｈ小÷比
゛台−を二＋−り士フト・・ｎ−型の半導体基板、２・
・・ｐ°型の第１ゲート領域、３・・・ｎ″型の第２ゲ
ート領域、４・・・ｎ−型のエピタキシャル成長層、５
・・・ｐ−型のエピタキシャル成長層、６・・・ｎ゛型
の半導体領域、７・・・ｐ゛型の半導体領域、８・・・
カソード電極、９・・・７ノード電極、１０・・・第１
ゲート電極、１１・・・第２ゲート電極、１２・・・ｐ
−型の半導体基板。 特許出願人 新技術開発事業団（外２名）代理人弁理
士 阿 部 龍 吉 第２図ル） 第２図（Ｃ） 第２図（ｄ） 第２図（ｆ） 第２図（ｋ） 第２図（ｉ）
例構造を示す図、第２図は本発明の両面ゲート静電誘導
サイタスタの製造工程を説明するための図、第３図は従
来の典型的な両面ゲート静骨ｆ禾：Ｗ具ノｈづｈ小÷比
゛台−を二＋−り士フト・・ｎ−型の半導体基板、２・
・・ｐ°型の第１ゲート領域、３・・・ｎ″型の第２ゲ
ート領域、４・・・ｎ−型のエピタキシャル成長層、５
・・・ｐ−型のエピタキシャル成長層、６・・・ｎ゛型
の半導体領域、７・・・ｐ゛型の半導体領域、８・・・
カソード電極、９・・・７ノード電極、１０・・・第１
ゲート電極、１１・・・第２ゲート電極、１２・・・ｐ
−型の半導体基板。 特許出願人 新技術開発事業団（外２名）代理人弁理
士 阿 部 龍 吉 第２図ル） 第２図（Ｃ） 第２図（ｄ） 第２図（ｆ） 第２図（ｋ） 第２図（ｉ）
Claims (5)
- （１）ｎ＾−型又はｐ＾−型の半導体基板の２つの主表
面のそれぞれにゲート領域を挟んで形成されたエピタキ
シャル成長半導体層を有することを特徴とする両面ゲー
ト静電誘導サイタスタ。 - （２）ｎ＾＋型の半導体領域から成る第１ゲート領域と
ｐ＾＋型の半導体領域から成る第２ゲート領域とを持ち
、第１ゲート領域のみがｎ＾−型の半導体内に埋め込ま
れたことを特徴とする特許請求の範囲第１項に記載の両
面ゲート静電誘導サイリスタ。 - （３）ｎ＾＋型の半導体領域から成る第１ゲート領域と
ｐ＾＋型の半導体領域から成る第２ゲート領域とを持ち
、第２ゲート領域のみがｐ＾−型の半導体内に埋め込ま
れたことを特徴とする特許請求の範囲第１項に記載の両
面ゲート静電誘導サイリスタ。 - （４）ｎ＾−型又はｐ＾−型の半導体基板の一方の主表
面にｐ＾＋型の第１ゲート領域を選択拡散法又は選択成
長法で形成する工程と、前記半導体基板の他方の主表面
にｎ＾＋型の第２ゲート領域を選択拡散法又は選択成長
法で形成する工程と、前記第１ゲート領域を形成した半
導体基板の主表面上にエピタキシャル成長方法によりｎ
＾−型の半導体層を形成する工程と、前記第２ゲート領
域を形成した半導体基板の主表面上にエピタキシャル成
長方法によりｐ＾−型の半導体層を形成する工程と、前
記ｎ＾−型の半導体層の表面にｎ＾＋型の半導体領域を
形成する工程と、前記ｐ＾−型の半導体層の表面にｐ＾
＋型の半導体領域を形成する工程と、第１ゲート電極、
第２ゲート電極、カソード電極及びアノード電極の各電
極を形成する工程とから成ることを特徴とする両面ゲー
ト静電誘導サイリスタの製造方法。 - （５）前記各電極を形成する工程は、前記ｎ＾−型の半
導体層及びｎ＾＋型の半導体領域を選択的にエッチング
して第１ゲート領域を部分的に露出する工程と、前記ｐ
＾−型の半導体層及びｐ＾＋型の半導体領域を選択的に
エッチングして第２ゲート領域を部分的に露出する工程
と、露出した第１ゲート領域及び第２ゲート領域の表面
に金属又は金属硅化物の薄膜を形成して第１ゲート電極
及び第２ゲート電極を形成する工程と、前記ｎ＾＋型の
半導体領域及びｐ＾＋型の半導体領域の上に金属又は金
属硅化物の薄膜を形成してカソード電極及びアノード電
極を形成する工程とから成ることを特徴とする特許請求
の範囲第４項に記載の両面ゲート静電誘導サイリスタの
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039378A JPS61198779A (ja) | 1985-02-28 | 1985-02-28 | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
| DE8686400432T DE3671680D1 (de) | 1985-02-28 | 1986-02-28 | Statischer induktionsthyristor mit doppeltem gate und dessen herstellungsverfahren. |
| EP86400432A EP0194199B1 (en) | 1985-02-28 | 1986-02-28 | Double gate static induction thyristor and method for manufacturing the same |
| US07/219,902 US4837608A (en) | 1985-02-28 | 1988-07-14 | Double gate static induction thyristor and method for manufacturing the same |
| US07/322,515 US4870028A (en) | 1985-02-25 | 1989-03-12 | Method of making double gate static induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039378A JPS61198779A (ja) | 1985-02-28 | 1985-02-28 | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198779A true JPS61198779A (ja) | 1986-09-03 |
Family
ID=12551359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039378A Withdrawn JPS61198779A (ja) | 1985-02-25 | 1985-02-28 | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4837608A (ja) |
| EP (1) | EP0194199B1 (ja) |
| JP (1) | JPS61198779A (ja) |
| DE (1) | DE3671680D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147368A (ja) * | 1986-12-11 | 1988-06-20 | Res Dev Corp Of Japan | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
Families Citing this family (5)
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| CH670528A5 (ja) * | 1986-03-20 | 1989-06-15 | Bbc Brown Boveri & Cie | |
| GB2230136B (en) * | 1989-03-28 | 1993-02-10 | Matsushita Electric Works Ltd | Method for manufacturing static induction type semiconductor device and semiconductor devices manufactured thereby |
| US5318916A (en) * | 1992-07-31 | 1994-06-07 | Research Triangle Institute | Symmetric self-aligned processing |
| US5241195A (en) * | 1992-08-13 | 1993-08-31 | North Carolina State University At Raleigh | Merged P-I-N/Schottky power rectifier having extended P-I-N junction |
| US6690039B1 (en) * | 2002-10-01 | 2004-02-10 | T-Ram, Inc. | Thyristor-based device that inhibits undesirable conductive channel formation |
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| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| JPS60247969A (ja) * | 1984-05-23 | 1985-12-07 | Toyo Electric Mfg Co Ltd | 自己消弧形半導体素子 |
| JPS61144066A (ja) * | 1984-12-17 | 1986-07-01 | Semiconductor Res Found | 光トリガサイリスタ |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE517808A (ja) * | 1952-03-14 | |||
| US3274400A (en) * | 1964-01-17 | 1966-09-20 | Int Rectifier Corp | Temperature compensated silicon controlled rectifier |
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| US3953254A (en) * | 1972-11-07 | 1976-04-27 | Thomson-Csf | Method of producing temperature compensated reference diodes utilizing selective epitaxial growth |
| US4171995A (en) * | 1975-10-20 | 1979-10-23 | Semiconductor Research Foundation | Epitaxial deposition process for producing an electrostatic induction type thyristor |
| US4086611A (en) * | 1975-10-20 | 1978-04-25 | Semiconductor Research Foundation | Static induction type thyristor |
| GB1586171A (en) * | 1977-01-31 | 1981-03-18 | Rca Corp | Gate turn-off device |
| JPS6011815B2 (ja) * | 1979-07-09 | 1985-03-28 | 三菱電機株式会社 | サイリスタ |
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| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
| JPS5788771A (en) * | 1980-11-21 | 1982-06-02 | Semiconductor Res Found | Electrostatic induction thyristor |
| FR2508703A1 (fr) * | 1981-06-30 | 1982-12-31 | Commissariat Energie Atomique | Diode zener compensee en temperature et stable sous irradiation et procede de fabrication d'une telle diode |
| JPS5895877A (ja) * | 1981-12-01 | 1983-06-07 | Semiconductor Res Found | 半導体光電変換装置 |
| US4545111A (en) * | 1983-01-18 | 1985-10-08 | Energy Conversion Devices, Inc. | Method for making, parallel preprogramming or field programming of electronic matrix arrays |
| US4624004A (en) * | 1985-07-15 | 1986-11-18 | Eaton Corporation | Buried channel MESFET with backside source contact |
-
1985
- 1985-02-28 JP JP60039378A patent/JPS61198779A/ja not_active Withdrawn
-
1986
- 1986-02-28 DE DE8686400432T patent/DE3671680D1/de not_active Expired - Fee Related
- 1986-02-28 EP EP86400432A patent/EP0194199B1/en not_active Not-in-force
-
1988
- 1988-07-14 US US07/219,902 patent/US4837608A/en not_active Expired - Lifetime
-
1989
- 1989-03-12 US US07/322,515 patent/US4870028A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63147368A (ja) * | 1986-12-11 | 1988-06-20 | Res Dev Corp Of Japan | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0194199A2 (en) | 1986-09-10 |
| US4837608A (en) | 1989-06-06 |
| EP0194199A3 (en) | 1986-12-17 |
| EP0194199B1 (en) | 1990-05-30 |
| DE3671680D1 (de) | 1990-07-05 |
| US4870028A (en) | 1989-09-28 |
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|---|---|---|---|
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