JPS6019150B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6019150B2 JPS6019150B2 JP54127966A JP12796679A JPS6019150B2 JP S6019150 B2 JPS6019150 B2 JP S6019150B2 JP 54127966 A JP54127966 A JP 54127966A JP 12796679 A JP12796679 A JP 12796679A JP S6019150 B2 JPS6019150 B2 JP S6019150B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にェミッタ領域とべ
−ス領域が相互に入り組んだ構造を有するゲートターン
オフサイリスタ（以下ＧＴＯと略する）、トランジスタ
及び静電誘導型サィリスタ或は静電誘導型トランジスタ
等の半導体装置の製造方法に関する。
−ス領域が相互に入り組んだ構造を有するゲートターン
オフサイリスタ（以下ＧＴＯと略する）、トランジスタ
及び静電誘導型サィリスタ或は静電誘導型トランジスタ
等の半導体装置の製造方法に関する。
上記の様な半導体装置は要求される電気的特性を満足さ
せる為に互いにベース層と同一導電体部分で分された独
立した帯状のェミツタ領域を多数主面上にもっている。
せる為に互いにベース層と同一導電体部分で分された独
立した帯状のェミツタ領域を多数主面上にもっている。
第１図は従来のＧＴＯの例を示す。以下ＧＴＯの場合で
説明するが他の半導体装置でも同じである。
説明するが他の半導体装置でも同じである。
第１図において、１は互いに導電型が異なるｐＥ，ｎＢ
，ｐＢ，ｎＥの４層からなる半導体基体、２はろう村３
により上記半導体基体１を固着している支持板、４はｐ
Ｂ層上に設けられたゲート電極膜、５はｎＥ層上に設け
られたカソード電極膜、６はカソード電極板、７は半導
体基体１の上側主表面の上記両電極膜４，５が設けられ
ていない表面上に設けられたＳｉ０２などの表面安定化
膜である。
，ｐＢ，ｎＥの４層からなる半導体基体、２はろう村３
により上記半導体基体１を固着している支持板、４はｐ
Ｂ層上に設けられたゲート電極膜、５はｎＥ層上に設け
られたカソード電極膜、６はカソード電極板、７は半導
体基体１の上側主表面の上記両電極膜４，５が設けられ
ていない表面上に設けられたＳｉ０２などの表面安定化
膜である。
ＧＴＯは導適状態から遮断状態への移行を容易にする為
、ｎＥ層は幅を極く短くし、複数個の領域に分けて亀流
担体を遠くゲート電極膜４にひき出せる様にしてある。
、ｎＥ層は幅を極く短くし、複数個の領域に分けて亀流
担体を遠くゲート電極膜４にひき出せる様にしてある。
このためｐＢ層はｎＥ層を取り囲んだ構造にしてある。
ｎ８層の上に接着したカソード電極膜５の幅は通常３０
０山ｍ位でその厚さは１０ｒｍ程度である。そのために
カソード電極膜５においてその長さ方向に電流が流れる
様な構造ではその電圧降下が大きくなり大容量化は困難
となる。それを解決するため、主電流通路が実質的にカ
ソード電極膜５の垂直方向に向き、電極部の抵抗が無視
できる様にェミッタ電極膜５の全面に厚いカソード電極
板６を接触させることが多い。ゲート電極膜４とは絶縁
されている必要もあるから、結局、カソード電極膜５と
ゲート電極膜４の高さを違える方法と、カソード電極膜
５にのみ接触しゲート電極膜４には接触しない様にその
部分を凹ませたカソード電極板をもつてくる方法が考え
られる。本発明では前者の一方法として半導体基体１に
於いてカソード部とゲート部の表面の高さを違え、電極
膜厚さは同一にした構造を一例として説明する。このよ
うな構造を有するＧＴＯに於いて、第１図に符号Ａで示
すように１つのｎＥ層に欠陥がある場合カソード電極膜
５に正、ゲート電極膜４に負の信号を入れてＧＴＯを遮
断状態にしようとしても、このｎｏ層の欠陥部Ａをゲー
ト電流が流れるだけで遮断状態にはできない。
ｎ８層の上に接着したカソード電極膜５の幅は通常３０
０山ｍ位でその厚さは１０ｒｍ程度である。そのために
カソード電極膜５においてその長さ方向に電流が流れる
様な構造ではその電圧降下が大きくなり大容量化は困難
となる。それを解決するため、主電流通路が実質的にカ
ソード電極膜５の垂直方向に向き、電極部の抵抗が無視
できる様にェミッタ電極膜５の全面に厚いカソード電極
板６を接触させることが多い。ゲート電極膜４とは絶縁
されている必要もあるから、結局、カソード電極膜５と
ゲート電極膜４の高さを違える方法と、カソード電極膜
５にのみ接触しゲート電極膜４には接触しない様にその
部分を凹ませたカソード電極板をもつてくる方法が考え
られる。本発明では前者の一方法として半導体基体１に
於いてカソード部とゲート部の表面の高さを違え、電極
膜厚さは同一にした構造を一例として説明する。このよ
うな構造を有するＧＴＯに於いて、第１図に符号Ａで示
すように１つのｎＥ層に欠陥がある場合カソード電極膜
５に正、ゲート電極膜４に負の信号を入れてＧＴＯを遮
断状態にしようとしても、このｎｏ層の欠陥部Ａをゲー
ト電流が流れるだけで遮断状態にはできない。
更に大容量のＧＴＯでは分離された短ざ〈型のｎ８層の
数も多く、面積も大きい。
数も多く、面積も大きい。
普通の製造条件では上記の如き欠陥を零にする事は実質
上不可能に近い、例えばダストレベル１００（１インチ
３に粒径０．５山ｍ程度の塵芥がＩＯＮ固存在すること
）程度で製造した場合、１本のｎＥ層面積が０．０１２
２の（６．１肋×０．２側）で７２本のｎＢ層のあるＧ
ＴＯの無欠陥歩留は６３％であった。又２本以下の欠陥
があるＯＴＯの歩留は９７％であった。この様にダスト
レベルや他の製造条件を良くしても欠陥による不良を少
なくするのは困難である。
上不可能に近い、例えばダストレベル１００（１インチ
３に粒径０．５山ｍ程度の塵芥がＩＯＮ固存在すること
）程度で製造した場合、１本のｎＥ層面積が０．０１２
２の（６．１肋×０．２側）で７２本のｎＢ層のあるＧ
ＴＯの無欠陥歩留は６３％であった。又２本以下の欠陥
があるＯＴＯの歩留は９７％であった。この様にダスト
レベルや他の製造条件を良くしても欠陥による不良を少
なくするのは困難である。
従って何らかの方法で電気特性に実用上の影響を及ぼさ
ない程度でこの欠陥を除去できれば歩留が飛躍的に向上
する。この方法を一般にトリミングと呼んでいる。本発
明の目的は、有効なトリミング方法を含む半導体装置の
製造方法を提供するにある。
ない程度でこの欠陥を除去できれば歩留が飛躍的に向上
する。この方法を一般にトリミングと呼んでいる。本発
明の目的は、有効なトリミング方法を含む半導体装置の
製造方法を提供するにある。
欠陥のあるｎＥ層はカソード電極膜の１本ずつに探針を
たて、ゲート電極膜には１つの針をたて、共通としｎＥ
層とｐＢ層間のｐｎ接合に逆バイアスをかけて通電の有
無によって検出している。
たて、ゲート電極膜には１つの針をたて、共通としｎＥ
層とｐＢ層間のｐｎ接合に逆バイアスをかけて通電の有
無によって検出している。
本発明では、欠陥の存在するｎ８層上のカソード電極膜
を切削バイトを使用し、この切削バイトには一定の加重
がかかる様にし、直接半導体基体に直接切削バイトが接
触せず表面安定化膜７に切削バイトが接触する様にして
、削りとることが本発明の特徴とするところである。第
２図は本発明によるトリミング作業の斜視図である。
を切削バイトを使用し、この切削バイトには一定の加重
がかかる様にし、直接半導体基体に直接切削バイトが接
触せず表面安定化膜７に切削バイトが接触する様にして
、削りとることが本発明の特徴とするところである。第
２図は本発明によるトリミング作業の斜視図である。
以下本発明の一実施例を説明する。カソード電極膜５は
厚さが１５仏ｍ、幅が２００山ｍのアルミニウムで７２
本のヱミッタを有するシリコンで製作したＧＴＯで実施
した。
厚さが１５仏ｍ、幅が２００山ｍのアルミニウムで７２
本のヱミッタを有するシリコンで製作したＧＴＯで実施
した。
切削バイト８の刃先の幅は３００Ａｍで、バイトと半導
体基体１主面とのなす角度（切削角と呼ぶ）を４５０、
バイトの一定加重はバネ方式で１１０タ切削速度を３肋
／ｓｅｃ位として切削バイト８をＳｉ０２膜７の上に接
触させて削りとれば、アルミニウムのカソード電極膜５
がＳｊ０２膜７の面より下でｎ８層より上の間で除去さ
れている。Ｓｉ０２膜７は切削バイト８より硬く、かつ
、表面が滑らかであるため、切削バイト８をＳｉＱ膜７
に押し当ててもＳｉ０２膜７は切削されず、カソード電
極膜５のみが切削される。このため、Ｓｉ０２膜７は切
削バイト８の切削量を決める拾具としての機能を果して
いる。Ｓｉ０２膜７は表面安定化膿として設けたもので
あるが、この他にも、表面安定化機能を有し、切削バイ
ト８より硬く、かつ、表面が滑らかなものであれば、Ｓ
ｉ０２以外の材料であっても利用できる。上記のように
、カソード電極膜５がｎＥ層とＳｉ０２膜７の両上表面
間で切削され、部分的にカソード電極膜が残されるよう
にするためには、カソード電極膜５を設けたのち、切削
バイト８でトリミング（切削）作業を行う間に熱処理を
施し、半導体基体１とカソード電極膜５を合金化させな
いことが望ましい。
体基体１主面とのなす角度（切削角と呼ぶ）を４５０、
バイトの一定加重はバネ方式で１１０タ切削速度を３肋
／ｓｅｃ位として切削バイト８をＳｉ０２膜７の上に接
触させて削りとれば、アルミニウムのカソード電極膜５
がＳｊ０２膜７の面より下でｎ８層より上の間で除去さ
れている。Ｓｉ０２膜７は切削バイト８より硬く、かつ
、表面が滑らかであるため、切削バイト８をＳｉＱ膜７
に押し当ててもＳｉ０２膜７は切削されず、カソード電
極膜５のみが切削される。このため、Ｓｉ０２膜７は切
削バイト８の切削量を決める拾具としての機能を果して
いる。Ｓｉ０２膜７は表面安定化膿として設けたもので
あるが、この他にも、表面安定化機能を有し、切削バイ
ト８より硬く、かつ、表面が滑らかなものであれば、Ｓ
ｉ０２以外の材料であっても利用できる。上記のように
、カソード電極膜５がｎＥ層とＳｉ０２膜７の両上表面
間で切削され、部分的にカソード電極膜が残されるよう
にするためには、カソード電極膜５を設けたのち、切削
バイト８でトリミング（切削）作業を行う間に熱処理を
施し、半導体基体１とカソード電極膜５を合金化させな
いことが望ましい。
両者１，５が合金化すると、トリミング作業を行った時
に、カソード電極膜５だけでなく、半導体基体１も一緒
に切削されてしまうことがあるためである。アルミニウ
ムの例では４１０ｑ○で１０分間窒素中でシンタリング
（熱処理）を行って本トリミング法を適用した時、ｎＢ
層とのｐＢ層間のｐｎ接合の深さまで損傷を与えている
電気特性の測定結果が出た。この時シリコンのごく薄い
部分がアルミニウムと一緒にめくれた形跡が見られた。
以上のような熱処理を行わずにトリミング作業を行った
時の表面の様子を表面組ご計で測定した結果第３図に示
した。
に、カソード電極膜５だけでなく、半導体基体１も一緒
に切削されてしまうことがあるためである。アルミニウ
ムの例では４１０ｑ○で１０分間窒素中でシンタリング
（熱処理）を行って本トリミング法を適用した時、ｎＢ
層とのｐＢ層間のｐｎ接合の深さまで損傷を与えている
電気特性の測定結果が出た。この時シリコンのごく薄い
部分がアルミニウムと一緒にめくれた形跡が見られた。
以上のような熱処理を行わずにトリミング作業を行った
時の表面の様子を表面組ご計で測定した結果第３図に示
した。
更に本切削トリミング法を適用したものは電極面の特有
の切削バイトの跡が残る。
の切削バイトの跡が残る。
第４図はトリミング作業を施した半導体基体１の実使用
状態を示しているが、カソード電極板６と半導体基体１
の間の空間は電気絶縁が良好であることが望ましいので
、絶縁膜９をトリミング作業を施した部分にも塗布して
いる（第４図の５ａはトリミング作業によって削り残さ
れたカソード電極膜である。
状態を示しているが、カソード電極板６と半導体基体１
の間の空間は電気絶縁が良好であることが望ましいので
、絶縁膜９をトリミング作業を施した部分にも塗布して
いる（第４図の５ａはトリミング作業によって削り残さ
れたカソード電極膜である。
）。この絶縁膜９としては、ポリィミド系レジンを用い
たところ、非常に良好な結果が得られた。
たところ、非常に良好な結果が得られた。
また、トリミング作業を施した半導体基体１を用いた半
導体装置の電気的特性を測定したところ、アノード・カ
ソード間の逆特性には何らの影響も見られず、ターンオ
ンやターンオフなどのスイッチング特性に関する動特性
、静特性にも問題はなかつた。以上述べた本発明によれ
ば、切削バイトを用いても、半導体基体に何らの悪影響
を与えることもなく、しかも、簡単に欠陥を有するｎ８
層を使用を止めて、他の部分を実使用に活かすことがで
きる。
導体装置の電気的特性を測定したところ、アノード・カ
ソード間の逆特性には何らの影響も見られず、ターンオ
ンやターンオフなどのスイッチング特性に関する動特性
、静特性にも問題はなかつた。以上述べた本発明によれ
ば、切削バイトを用いても、半導体基体に何らの悪影響
を与えることもなく、しかも、簡単に欠陥を有するｎ８
層を使用を止めて、他の部分を実使用に活かすことがで
きる。
上記の実施例では、ＧＴＯで説明したが、トランジスタ
など他の半導体装置にも適用できる。
など他の半導体装置にも適用できる。
また、ｎＥ層とｐＢ層が半導体基体１の上側主表面上で
、段差をもって配置されているが、同一平面上にあって
もさしつかえなく、さらに、ｐｎ接合の形状も問わず、
各種の形状の半導体基体に対して適用できる。
、段差をもって配置されているが、同一平面上にあって
もさしつかえなく、さらに、ｐｎ接合の形状も問わず、
各種の形状の半導体基体に対して適用できる。
第１図は従釆の半導体装置を示す部分的縦断面図、第２
図は本発明半導体装置の製造方法の一実施例を示すトリ
ミング作業状況を示す半導体装置の部分的斜視図、第３
図は第２図に示すトリミング作業后における半導体基体
表面の粗さ状態を示す図、第４図は本発明半導体装置の
製造方法によって得られた半導体装置を示す部分的縦断
面図である。 １・・・・・・半導体基体、２・・・・・・支持板、３
・・・・・・ろう材、４…・・・ゲート電極膜、５…・
・・カソード電極膜、６・・・…カソード電極板、７…
…表面安定化膜、８・・・・・・切削バイト、９・・・
…絶縁膜。 多’図多２図 多３図 第４図
図は本発明半導体装置の製造方法の一実施例を示すトリ
ミング作業状況を示す半導体装置の部分的斜視図、第３
図は第２図に示すトリミング作業后における半導体基体
表面の粗さ状態を示す図、第４図は本発明半導体装置の
製造方法によって得られた半導体装置を示す部分的縦断
面図である。 １・・・・・・半導体基体、２・・・・・・支持板、３
・・・・・・ろう材、４…・・・ゲート電極膜、５…・
・・カソード電極膜、６・・・…カソード電極板、７…
…表面安定化膜、８・・・・・・切削バイト、９・・・
…絶縁膜。 多’図多２図 多３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 交互に異なる導電型の少くとも３個の半導体層を有
し、そのうちの一つの半導体層は互いに独立した複数個
の領域からなり、各領域上にはそれぞれ電極膜が設けら
れ、電極膜が設けられていない表面には表面安定化膜が
設けられている半導体基体を備え、上記一つの半導体層
の各領域のうちの欠陥を有する領域上の電極膜を条去す
る半導体装置の製造方法において、上記一つの半導体層
の各領域とここに設けられている電極膜を合金化させる
前に、欠陥を有する領域上の電極膜を上記表面安定化膜
に切削バイトを当接しつつバイトにより切削し、その電
極膜の面を低くすることを特徴とする半導体装置の製造
方法。 ２ 特許請求の範囲第１項において、表面安定化膜は切
削バイトより硬く、かつ表面が滑らかなものであること
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54127966A JPS6019150B2 (ja) | 1979-10-05 | 1979-10-05 | 半導体装置の製造方法 |
| US06/193,456 US4341011A (en) | 1979-10-05 | 1980-10-03 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54127966A JPS6019150B2 (ja) | 1979-10-05 | 1979-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651867A JPS5651867A (en) | 1981-05-09 |
| JPS6019150B2 true JPS6019150B2 (ja) | 1985-05-14 |
Family
ID=14973077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54127966A Expired JPS6019150B2 (ja) | 1979-10-05 | 1979-10-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4341011A (ja) |
| JP (1) | JPS6019150B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870571A (ja) * | 1981-10-22 | 1983-04-27 | Toshiba Corp | サイリスタの製造方法 |
| JPS5913372A (ja) * | 1982-07-15 | 1984-01-24 | Hitachi Ltd | 半導体装置 |
| JPS60179055U (ja) * | 1984-05-09 | 1985-11-28 | 株式会社明電舎 | ゲ−トタ−ンオフサイリスタ |
| JPS61198779A (ja) * | 1985-02-28 | 1986-09-03 | Res Dev Corp Of Japan | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
| JPH067592B2 (ja) * | 1986-07-14 | 1994-01-26 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| JPS6384066A (ja) * | 1986-09-26 | 1988-04-14 | Semiconductor Res Found | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
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Family Cites Families (2)
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|---|---|---|---|---|
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-
1980
- 1980-10-03 US US06/193,456 patent/US4341011A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4341011A (en) | 1982-07-27 |
| JPS5651867A (en) | 1981-05-09 |
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