JPS5870571A - サイリスタの製造方法 - Google Patents
サイリスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はサイリスタの製造方法に係わり、特にｐｎ接
合が表面に露出するサイリスタ装置の表面準位を減少す
るサイリスタの製造方法に関する。
合が表面に露出するサイリスタ装置の表面準位を減少す
るサイリスタの製造方法に関する。
−般Ｋ ＭＯ８デバイス、バイボー、９ ＩＣなど半導
体基体の表面Ｋ ｐｎ接合を有し、その表面近傍の電流
、電界を制御することによって動作する半導体素子にお
いてはｐｎ接合の表面近傍に形成されるチャンネルを通
して無効電流が流れ、頻々素子特性の劣化をもたらす、
これ社一般Ｋ ｏｎ接合の露出部を覆うように８ ｔｏ
２．８１３Ｎ４などの絶縁膜が設けられることが多く、
このｌｌ！綴膜中に含まれる電荷に誘起されて半導体表
面に４電荷曖が形成され、ｐｎ接合（バイアスが印加さ
れるとその電荷層中の電荷が移動するために起ころもの
である。この問題を解決する九めに従来は絶縁膜中に不
純物原子をドープすることによって寒効電荷量を減らし
九秒、水素の還元作用を利用して実効電荷を少なくする
水素アニール技術が使われてきた。
体基体の表面Ｋ ｐｎ接合を有し、その表面近傍の電流
、電界を制御することによって動作する半導体素子にお
いてはｐｎ接合の表面近傍に形成されるチャンネルを通
して無効電流が流れ、頻々素子特性の劣化をもたらす、
これ社一般Ｋ ｏｎ接合の露出部を覆うように８ ｔｏ
２．８１３Ｎ４などの絶縁膜が設けられることが多く、
このｌｌ！綴膜中に含まれる電荷に誘起されて半導体表
面に４電荷曖が形成され、ｐｎ接合（バイアスが印加さ
れるとその電荷層中の電荷が移動するために起ころもの
である。この問題を解決する九めに従来は絶縁膜中に不
純物原子をドープすることによって寒効電荷量を減らし
九秒、水素の還元作用を利用して実効電荷を少なくする
水素アニール技術が使われてきた。
一方、サイリスタ、ゲートターンオアサイリスタ（以下
ｍ℃と呼ぶ−）などの数百人を通電する電力素子は（無
効電流／通電電流）の比が極めて小さいこと（ｒ′）た
めに制御電流、電圧が加わる領破のチャンネル形成は従
来は大きな問題ではなかった。
ｍ℃と呼ぶ−）などの数百人を通電する電力素子は（無
効電流／通電電流）の比が極めて小さいこと（ｒ′）た
めに制御電流、電圧が加わる領破のチャンネル形成は従
来は大きな問題ではなかった。
すなわち、一般の電力用サイリスタのｎ−ヱミッタタ、
ｐ−ベース、ｎ−ペースで構成されるｎｐｎ ）ランジ
スタの電流増幅率αｎｐｎは約０．９０であるのに対し
て、小型のバイポーラトランジスタのｈＦＦｉは５００
〜１０００が普通であり、これをαに換算すると、０．
９９８〜０．９９９になる。しかし電力用サイリスタの
中でも０℃のようにカソード電極が複数個に分割される
構造を有するサイリスタにおいては、ｎ−エミッタ、ｐ
ペースで形成されるエミッタ接合の周囲長が一般のサイ
リスタに比べて数１０倍から１００倍になるので前記チ
ャンネル効果は無視できなくなる。すなわち直径５７ｍ
の一般のサイリスタのエミッタ接合全長は１５．７ｃｍ
に対して、直径５ｃＩＬの中に縦Ｑ、（５１１１，横０
．１５ｍ１の長方形のエミッタを８０００個含む０℃の
エミッタ接合全長は１２ｍの長さにな抄、後者／前者の
比は７６である。
ｐ−ベース、ｎ−ペースで構成されるｎｐｎ ）ランジ
スタの電流増幅率αｎｐｎは約０．９０であるのに対し
て、小型のバイポーラトランジスタのｈＦＦｉは５００
〜１０００が普通であり、これをαに換算すると、０．
９９８〜０．９９９になる。しかし電力用サイリスタの
中でも０℃のようにカソード電極が複数個に分割される
構造を有するサイリスタにおいては、ｎ−エミッタ、ｐ
ペースで形成されるエミッタ接合の周囲長が一般のサイ
リスタに比べて数１０倍から１００倍になるので前記チ
ャンネル効果は無視できなくなる。すなわち直径５７ｍ
の一般のサイリスタのエミッタ接合全長は１５．７ｃｍ
に対して、直径５ｃＩＬの中に縦Ｑ、（５１１１，横０
．１５ｍ１の長方形のエミッタを８０００個含む０℃の
エミッタ接合全長は１２ｍの長さにな抄、後者／前者の
比は７６である。
つｔｂエミッタ接合の単位長当妙の無効電流を一定とす
ると、一般サイリスタに比べてＧＴＯは７６倍の無効電
流がエミッタ接合に流れることになる。
ると、一般サイリスタに比べてＧＴＯは７６倍の無効電
流がエミッタ接合に流れることになる。
はサイリスタのそれに比べて低くなる。
一方、電力用サイリスタのパッケージは一般に平形の加
圧接触型を用いるので、熱疲労試験（ＴＦ’ｒ）等の信
頼性テストを経れば、加圧接触を受けるカソード電極の
金属にブレを生じてゲート電極金属に接触する短絡事故
が頻々起こる。これを防ぐための方法としてゲート電極
金属上に絶縁物質を被覆する構造が用いられる。絶縁物
質としてＢ ５ｉｏ２．Ｓｉ３Ｎ４ 、ＣＶＤ Ｉｌｌ
、” ス”ｆｋＪ 質ｓ 固体ｙ ４ ルＡｔ’ リイ
ミドなどの高分子絶縁物があるが％膜を比較的厚くでき
てクラックが発生しない条件を備えているポリイミドな
どの高分子絶縁物が適している。
圧接触型を用いるので、熱疲労試験（ＴＦ’ｒ）等の信
頼性テストを経れば、加圧接触を受けるカソード電極の
金属にブレを生じてゲート電極金属に接触する短絡事故
が頻々起こる。これを防ぐための方法としてゲート電極
金属上に絶縁物質を被覆する構造が用いられる。絶縁物
質としてＢ ５ｉｏ２．Ｓｉ３Ｎ４ 、ＣＶＤ Ｉｌｌ
、” ス”ｆｋＪ 質ｓ 固体ｙ ４ ルＡｔ’ リイ
ミドなどの高分子絶縁物があるが％膜を比較的厚くでき
てクラックが発生しない条件を備えているポリイミドな
どの高分子絶縁物が適している。
８１図に示すのは従来のサイリスタ構造を有する半導体
装置の製造方法である。ここでは電力用ＧｒＯを例にと
り従来技術を説明する。先づ平均不純物濃度が１ｏ １
２〜１０１４ ｃＩＬ３のｎｆｉｓｉ基Ｗｔの両面から
ガリウム、ボロンなどのｐ型不純物源を拡散して９層２
．ｎ響３，１１１４の３層を形成する。（第１図（ｂ）
）次に片面から９んなどのｎ型不純物源を拡散して１層
５を形成し、ｎｐｎｐの４１１とする。（第１図（Ｃ）
）次に主面６にｎｌ−５とｐ嗜２を分離するための溝７
を形成し、カソードとなるｎ１１５を複数個に分割する
。（第１図（ｄ） ）次に主面８側から金などのライフ
タイムキラーを拡散した後、１層５とｐＨ２で形成され
るｐ０接合をパッジベーン璽ンするための絶縁膜例えば
ｓ ｉｏ２暎９を被覆する。（第１図（ｅ））次に電極
形成のためにカソードとなるべき１層５．ゲートとなる
べき９層２．アレードとなるぺ！ｐ層４の絶縁膜９を所
定箇所数９除き人１’ｐＶ、Ｎｉ、ＡＶなど金属を蒸着
またはスパッタ等して各々カソード電極１０、ゲート電
極１１゛、アノード電極１２を形成する。これら金属と
半導体を低抵抗接触するためにシンターをする。この時
多孔質の絶縁＠９９層してエミッタ接合界面の表面準位
を減少させるために頻々水素雰囲気中でアニールが施さ
れる０次にゲートの溝部７をポリイミド゛などの高分子
絶縁′＠１３を塗布した後、ゲート電極１１を外部（取
り出すためＫ ｌ−ド線１４をポンディングする。この
後平形外囲器に封入されるが本発明に直接係わ９がない
ので省略する。
装置の製造方法である。ここでは電力用ＧｒＯを例にと
り従来技術を説明する。先づ平均不純物濃度が１ｏ １
２〜１０１４ ｃＩＬ３のｎｆｉｓｉ基Ｗｔの両面から
ガリウム、ボロンなどのｐ型不純物源を拡散して９層２
．ｎ響３，１１１４の３層を形成する。（第１図（ｂ）
）次に片面から９んなどのｎ型不純物源を拡散して１層
５を形成し、ｎｐｎｐの４１１とする。（第１図（Ｃ）
）次に主面６にｎｌ−５とｐ嗜２を分離するための溝７
を形成し、カソードとなるｎ１１５を複数個に分割する
。（第１図（ｄ） ）次に主面８側から金などのライフ
タイムキラーを拡散した後、１層５とｐＨ２で形成され
るｐ０接合をパッジベーン璽ンするための絶縁膜例えば
ｓ ｉｏ２暎９を被覆する。（第１図（ｅ））次に電極
形成のためにカソードとなるべき１層５．ゲートとなる
べき９層２．アレードとなるぺ！ｐ層４の絶縁膜９を所
定箇所数９除き人１’ｐＶ、Ｎｉ、ＡＶなど金属を蒸着
またはスパッタ等して各々カソード電極１０、ゲート電
極１１゛、アノード電極１２を形成する。これら金属と
半導体を低抵抗接触するためにシンターをする。この時
多孔質の絶縁＠９９層してエミッタ接合界面の表面準位
を減少させるために頻々水素雰囲気中でアニールが施さ
れる０次にゲートの溝部７をポリイミド゛などの高分子
絶縁′＠１３を塗布した後、ゲート電極１１を外部（取
り出すためＫ ｌ−ド線１４をポンディングする。この
後平形外囲器に封入されるが本発明に直接係わ９がない
ので省略する。
以上説明したような従来製造技術を用いたα℃は保持電
流ＩＨ，オン電Ｆｆ ＶＴＭ特性が最終的に劣化する。
流ＩＨ，オン電Ｆｆ ＶＴＭ特性が最終的に劣化する。
これは水素アニールを施すことＫよっていったん増加し
たαｎｐｎがポリイミドを塗布した後の窒農中でのベー
キング〈よって低下する丸めである。
たαｎｐｎがポリイミドを塗布した後の窒農中でのベー
キング〈よって低下する丸めである。
本発明は以上の欠点についてなされたもので。
水素アニール工程をポリイミド塗布後に施すこと（よっ
て最終的なサイリスタ素子のαｎｐｎを増加し。
て最終的なサイリスタ素子のαｎｐｎを増加し。
低い保持電流、低いオン電圧など好ましいサイリスタ特
性が得られるサイリスタの製造方法を提供するにある。
性が得られるサイリスタの製造方法を提供するにある。
本発明ｄ拡散等で形成されたｐｎｐｎの４層を主構造と
する半導体基体の一生面にｎエミッタを複数制に分割し
、かつｎエミッタとｐペースを露出させる工程と、露出
し九ｎ工２ツタ、ｐペースの接合を選択的に５ｔ０２な
どの絶縁物で覆う工程と、ｎエミッタ、ｐベース、ｐエ
ミッタにオーミック接触をとるための金属を接着し各々
カノード、ゲート、アノード電極としてから水素雰囲気
中でアニールする工程と、少なくともゲート電極上を２
μｍ以上の厚さを有する高分子絶縁物で覆う工程と。
する半導体基体の一生面にｎエミッタを複数制に分割し
、かつｎエミッタとｐペースを露出させる工程と、露出
し九ｎ工２ツタ、ｐペースの接合を選択的に５ｔ０２な
どの絶縁物で覆う工程と、ｎエミッタ、ｐベース、ｐエ
ミッタにオーミック接触をとるための金属を接着し各々
カノード、ゲート、アノード電極としてから水素雰囲気
中でアニールする工程と、少なくともゲート電極上を２
μｍ以上の厚さを有する高分子絶縁物で覆う工程と。
水素雰囲気中で４８０ ’Ｏのアニールをする工程を順
次行なうことを特徴とする。
次行なうことを特徴とする。
本発明と従来技術の対比を明確にするために第２図（８
）Ｋ本発明のサイリスタ製造方法を、第２図（ｂ） Ｋ
従来方法を示す０本発明と従来法の違いはサイリスタの
製造方法の最終工程で水素雰囲気中のアニールを施すか
どうかである０本発明に従えば前記した効果によりαｎ
ｐｎが高く、その時果保持電流ＩＨが低く、オン電圧ｖ
ＴＭが低くなる。
）Ｋ本発明のサイリスタ製造方法を、第２図（ｂ） Ｋ
従来方法を示す０本発明と従来法の違いはサイリスタの
製造方法の最終工程で水素雰囲気中のアニールを施すか
どうかである０本発明に従えば前記した効果によりαｎ
ｐｎが高く、その時果保持電流ＩＨが低く、オン電圧ｖ
ＴＭが低くなる。
これらの特性の差は以下の実施例によって明らかになっ
た。平均不純物濃度がｌ×ｌＱ”（１’ｆｆ１３厚さ３
００μｍのｎ型基板の両面からガリウムを不純物源とし
て拡散しｐｎｐを形成する。ｐｌｉの表面不純物濃変け
１ｘ１０”ｃＩＬ−３，層の厚さは５０μｍであった０
次に片面にリンを不純物源として拡散しｐｎｐｎＸＩＯ
２０ｍ３．ｎ噛の厚さは１２μｍであった０次にｎ工之
ツタ側に写真蝕刻法とエツチングを用いてゲートになる
べき箇所に凹部を設けてｎエミッタを複数個に分割する
と共Ｋｐペースを露出させる。
た。平均不純物濃度がｌ×ｌＱ”（１’ｆｆ１３厚さ３
００μｍのｎ型基板の両面からガリウムを不純物源とし
て拡散しｐｎｐを形成する。ｐｌｉの表面不純物濃変け
１ｘ１０”ｃＩＬ−３，層の厚さは５０μｍであった０
次に片面にリンを不純物源として拡散しｐｎｐｎＸＩＯ
２０ｍ３．ｎ噛の厚さは１２μｍであった０次にｎ工之
ツタ側に写真蝕刻法とエツチングを用いてゲートになる
べき箇所に凹部を設けてｎエミッタを複数個に分割する
と共Ｋｐペースを露出させる。
この実施例でけ凹部の深さは２０μｍであった０次に露
出し九ｎエミッタ、ｐベースの接合上に写真蝕刻法を用
いて厚さ約５０００λの８１０２を被覆する。
出し九ｎエミッタ、ｐベースの接合上に写真蝕刻法を用
いて厚さ約５０００λの８１０２を被覆する。
次にカノード、ゲート、アノード各電極を厚さ１０μｍ
のアルミニウムを蒸着することによって形成した。アノ
ード電極はさらに温度保償板と１〜て厚さ２ｉｕ＋のタ
ングステン板を共晶した。次に約５００ ’Ｏの水素雰
囲気中で１０分間アニールした。
のアルミニウムを蒸着することによって形成した。アノ
ード電極はさらに温度保償板と１〜て厚さ２ｉｕ＋のタ
ングステン板を共晶した。次に約５００ ’Ｏの水素雰
囲気中で１０分間アニールした。
この工程を便宜上第１の水素アニールと呼ぶ０次にゲー
ト電極上にポリイミドを塗布し、３００”Ｏの空気中で
ベーキングし、その後再び約５００℃の水素雰囲気中で
１０分間アニールした。この工程を便宜上＄２の水素ア
ニールと呼ぶ、その後は半導体基体の周縁部にサンドブ
ラストをかけ、その箇所をエツチングして主耐圧を出し
、）（ツシベーシヨンの丸めにシリコンゴムをエンキャ
ップしてから、ゲートリード線をボンディングし、平形
外囲器に封入する周知のサイリスク技術を駆使した。
ト電極上にポリイミドを塗布し、３００”Ｏの空気中で
ベーキングし、その後再び約５００℃の水素雰囲気中で
１０分間アニールした。この工程を便宜上＄２の水素ア
ニールと呼ぶ、その後は半導体基体の周縁部にサンドブ
ラストをかけ、その箇所をエツチングして主耐圧を出し
、）（ツシベーシヨンの丸めにシリコンゴムをエンキャ
ップしてから、ゲートリード線をボンディングし、平形
外囲器に封入する周知のサイリスク技術を駆使した。
第３図に第１水素アニール、ポリイミドベーキング、第
２水素アニール工程（おける保持電流工Ｈの特性を示す
、同図かられかるように本発明（実線→ａ）のＩＨがＩ
Ａであるのに従来法（ａ線→ｂ）のＩＨは４０Ａであし
、本発明の効果は明らかである。その他の特性としてα
ｎｐｎけ本発明が０．９８ Ｋ対しテ従来法２＞！ ０
．８９ 、 Ｖ７ｖハ本発Ｑｌ！ １．３ＶＫ対して従
来法が２．１ｖであった。第２の水素アニールの条件は
アニール時間にはほとんど影響を受けないがアニール温
度には強く影響される。アニール時間を１０分間一定と
してアニール温度に対してＩＨ特性を見たところ、４５
０℃以下ではＩＨはほとんど変わらず、従来法とほとん
ど同じの３０Ａ乃至４０Ａであったが４５０℃以上で急
激（減少し、４８０℃以上でほぼ一定の３人乃至１人と
なった。従って第２の水素アニール温度は４８０℃以上
であることが必要である。
２水素アニール工程（おける保持電流工Ｈの特性を示す
、同図かられかるように本発明（実線→ａ）のＩＨがＩ
Ａであるのに従来法（ａ線→ｂ）のＩＨは４０Ａであし
、本発明の効果は明らかである。その他の特性としてα
ｎｐｎけ本発明が０．９８ Ｋ対しテ従来法２＞！ ０
．８９ 、 Ｖ７ｖハ本発Ｑｌ！ １．３ＶＫ対して従
来法が２．１ｖであった。第２の水素アニールの条件は
アニール時間にはほとんど影響を受けないがアニール温
度には強く影響される。アニール時間を１０分間一定と
してアニール温度に対してＩＨ特性を見たところ、４５
０℃以下ではＩＨはほとんど変わらず、従来法とほとん
ど同じの３０Ａ乃至４０Ａであったが４５０℃以上で急
激（減少し、４８０℃以上でほぼ一定の３人乃至１人と
なった。従って第２の水素アニール温度は４８０℃以上
であることが必要である。
また絶縁用ポリイミドけ４００’Ｏ以上の熱処理をする
と一部蒸発して膜厚は減少する。その結果カソード電極
とゲート電極との絶縁に不良が生じることが、ＴＦＭｒ
などの信頼性試験で明らか（なった。
と一部蒸発して膜厚は減少する。その結果カソード電極
とゲート電極との絶縁に不良が生じることが、ＴＦＭｒ
などの信頼性試験で明らか（なった。
ポリイミド塗布の厚さと電極間短絡の頻度を調べ九とこ
ろ、ポリイミドの厚さが２μｍ以上では、電極間短絡は
全く起こらず、２μｍ未満では厚さが減少するにつれて
短絡頻度が増加中る。従ってポリイミドの厚さを２μｍ
以上になるように塗布することが必要である。
ろ、ポリイミドの厚さが２μｍ以上では、電極間短絡は
全く起こらず、２μｍ未満では厚さが減少するにつれて
短絡頻度が増加中る。従ってポリイミドの厚さを２μｍ
以上になるように塗布することが必要である。
なお以上の実施例はカソード電極がｉｌｌで形成される
場合について示され九が、ゲート電極上に塗布されるポ
リイミドの上にもうｉｌｌ、すなわち合わせて２層のカ
ソード電極が配線される場合にも本発明は当然適用され
る。この場合はすべての電極金属配線とポリイミド塗布
の後に水素アニールすることが本発明の特徴となる。
場合について示され九が、ゲート電極上に塗布されるポ
リイミドの上にもうｉｌｌ、すなわち合わせて２層のカ
ソード電極が配線される場合にも本発明は当然適用され
る。この場合はすべての電極金属配線とポリイミド塗布
の後に水素アニールすることが本発明の特徴となる。
セスフローチャート、第３図は工程毎に測定された０℃
の保持電流■Ｈを示す図である。 １：ｎｆＪ１８ｉ基板、２＃’ ” ｐｌ、；ｌ、ｓ：
ｎ４．９ ： ５１０２１１ｇ、 １０ ： 力／
−）’電ｔｍ、１１：ゲート電極、１２ニアノード電極
。 第１図 ＋ａ）
ｔｂノ第２図 Ｌ ＩＬ ）
ｔ ／：：ｚノ第３図
の保持電流■Ｈを示す図である。 １：ｎｆＪ１８ｉ基板、２＃’ ” ｐｌ、；ｌ、ｓ：
ｎ４．９ ： ５１０２１１ｇ、 １０ ： 力／
−）’電ｔｍ、１１：ゲート電極、１２ニアノード電極
。 第１図 ＋ａ）
ｔｂノ第２図 Ｌ ＩＬ ）
ｔ ／：：ｚノ第３図
Claims (1)
- 【特許請求の範囲】 ｐｎｐｎの４１１を主構造とする半導体等体の一生面に
導電型が異な艶、少なくとも一方は複数個に分割され九
２種類の半導体層を露出させる工程と。 半導体表面〈露出するｐｎ接合上に選択的に絶縁物質を
設ける工程と、前記導電型の異なる２種類の半導体表面
（各々金属を選択的に被覆し水素雰囲気中でアニールす
る工程と、前記２種類の半導体表面に形成された金属層
のうちの一方の表面上と前記絶縁物質上を２μｍ以上の
厚さを有する高分子絶縁物質で覆う工程から成るサイリ
スタの製造方法において、前記全ての工程の後で水素ガ
スを含む雰囲気中で４８０℃以上の熱処理をすることを
特徴とするサイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16788081A JPS5870571A (ja) | 1981-10-22 | 1981-10-22 | サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16788081A JPS5870571A (ja) | 1981-10-22 | 1981-10-22 | サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870571A true JPS5870571A (ja) | 1983-04-27 |
| JPH0324781B2 JPH0324781B2 (ja) | 1991-04-04 |
Family
ID=15857789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16788081A Granted JPS5870571A (ja) | 1981-10-22 | 1981-10-22 | サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344731A (ja) * | 1986-08-12 | 1988-02-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| DE10150640A1 (de) * | 2001-10-12 | 2003-04-30 | Eupec Gmbh & Co Kg | Thyristor mit integriertem Überkopfzündschutz |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120982A (ja) * | 1974-03-09 | 1975-09-22 | ||
| JPS5651867A (en) * | 1979-10-05 | 1981-05-09 | Hitachi Ltd | Manufacturing of semiconductor |
| JPS56107562A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Manufacture of semiconductor device |
-
1981
- 1981-10-22 JP JP16788081A patent/JPS5870571A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120982A (ja) * | 1974-03-09 | 1975-09-22 | ||
| JPS5651867A (en) * | 1979-10-05 | 1981-05-09 | Hitachi Ltd | Manufacturing of semiconductor |
| JPS56107562A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344731A (ja) * | 1986-08-12 | 1988-02-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| DE10150640A1 (de) * | 2001-10-12 | 2003-04-30 | Eupec Gmbh & Co Kg | Thyristor mit integriertem Überkopfzündschutz |
| DE10150640B4 (de) * | 2001-10-12 | 2005-02-10 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Thyristor mit integriertem Überkopfzündschutz und Verfahren zu seiner Herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324781B2 (ja) | 1991-04-04 |
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