JPS5923115B2 - メサ型半導体装置 - Google Patents
メサ型半導体装置Info
- Publication number
- JPS5923115B2 JPS5923115B2 JP51120432A JP12043276A JPS5923115B2 JP S5923115 B2 JPS5923115 B2 JP S5923115B2 JP 51120432 A JP51120432 A JP 51120432A JP 12043276 A JP12043276 A JP 12043276A JP S5923115 B2 JPS5923115 B2 JP S5923115B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- type layer
- cathode electrode
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
- H10W76/12—Containers or parts thereof characterised by their shape
- H10W76/13—Containers comprising a conductive base serving as an interconnection
- H10W76/138—Containers comprising a conductive base serving as an interconnection having another interconnection being formed by a cover plate parallel to the conductive base, e.g. sandwich type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/233—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は特にメサ型のトランジスタ、サイリスタ或いは
ゲートターンオフサイリスタなどの大電流用のメサ型半
導体装置の改良に関する。
ゲートターンオフサイリスタなどの大電流用のメサ型半
導体装置の改良に関する。
一般にメサ型のトランジスタ、サイリスタ（以下ＳＣＲ
と称する）或いはゲートターンオフサイリスタ（以下Ｇ
ＴＯと称する）などの半導体装置は大電流用として多く
用いられている、そのうちのＧＴＯはゲート信号によつ
てターンオン及びターンオフできるため、最近多く用い
られつつある。
と称する）或いはゲートターンオフサイリスタ（以下Ｇ
ＴＯと称する）などの半導体装置は大電流用として多く
用いられている、そのうちのＧＴＯはゲート信号によつ
てターンオン及びターンオフできるため、最近多く用い
られつつある。
このＧＴＯは第１図に示すように構成されている。即ち
上からｎ型層１１、ｐ型層１２、ｎ型層１３及びｐ型層
１４と順次４層に構成され、最上層のｎ型層１１は溝に
よつて複数に分離されている。そして複数に分離された
最上層のｎ型層１１からはカソード電極１１ａ、第２層
目のｐ型層１２からはゲート電極１２ａ、最下層のｐ型
層１３からはアノード電極１４ａが設けられ、さらに上
記カソード電極１１ａ上には夫々のカソード電極１１ａ
を共通に圧接する導電板１５、アノード電極１４ａには
陽極支持板１６が取りつけられている。また上記４層が
構成された基板１１の側面は、耐圧を向上させる為にベ
ベリングを施してベベル面とし、その面にシリコンゴム
からなる絶縁体ＩＴが設けられている。ところでこのよ
うに構成されたＧＴＯは、導電板１５とカソード電極１
１ａとの間で接触不良が発生する場合がある。
上からｎ型層１１、ｐ型層１２、ｎ型層１３及びｐ型層
１４と順次４層に構成され、最上層のｎ型層１１は溝に
よつて複数に分離されている。そして複数に分離された
最上層のｎ型層１１からはカソード電極１１ａ、第２層
目のｐ型層１２からはゲート電極１２ａ、最下層のｐ型
層１３からはアノード電極１４ａが設けられ、さらに上
記カソード電極１１ａ上には夫々のカソード電極１１ａ
を共通に圧接する導電板１５、アノード電極１４ａには
陽極支持板１６が取りつけられている。また上記４層が
構成された基板１１の側面は、耐圧を向上させる為にベ
ベリングを施してベベル面とし、その面にシリコンゴム
からなる絶縁体ＩＴが設けられている。ところでこのよ
うに構成されたＧＴＯは、導電板１５とカソード電極１
１ａとの間で接触不良が発生する場合がある。
これは導電板１５により圧接する場合に、均一に圧力が
夫々のカソード電極１１ａに加わらす、例えば圧力が強
く加わつた方のカソード電極１１ａが変形して所定の高
さより低くなり、導電板１５が傾くためが一つであり、
また圧力が強く加わつたカソード電極１１ａの垂れによ
りカソード電極１１ａとゲート電極１２ａとの接触によ
るためも一つである。したがつてこの種のＧＴＯは各エ
レメントを相互したパワーを得ることができないという
問題があつた。また、この種のＧＴＯで、例えば製造途
上で一つのエレメントが所定の機能を有しなくなった場
合、この一つのエレメントだけを取り除くということが
他の工程を必要とするため難しくＧＴＯ全体が使用でき
なくなるという問題があつた。本発明は上記した問題に
対処して鑑みなされたもので、例えばＧＴＯにおいてカ
ソード電極と導電板との接触不良をなくし且つカソード
電極とゲート電極との接触をなくし所定のパワーを発揮
できるメサ型半導体装置を提供するものである。
夫々のカソード電極１１ａに加わらす、例えば圧力が強
く加わつた方のカソード電極１１ａが変形して所定の高
さより低くなり、導電板１５が傾くためが一つであり、
また圧力が強く加わつたカソード電極１１ａの垂れによ
りカソード電極１１ａとゲート電極１２ａとの接触によ
るためも一つである。したがつてこの種のＧＴＯは各エ
レメントを相互したパワーを得ることができないという
問題があつた。また、この種のＧＴＯで、例えば製造途
上で一つのエレメントが所定の機能を有しなくなった場
合、この一つのエレメントだけを取り除くということが
他の工程を必要とするため難しくＧＴＯ全体が使用でき
なくなるという問題があつた。本発明は上記した問題に
対処して鑑みなされたもので、例えばＧＴＯにおいてカ
ソード電極と導電板との接触不良をなくし且つカソード
電極とゲート電極との接触をなくし所定のパワーを発揮
できるメサ型半導体装置を提供するものである。
即ち本発明は少なくとも一方の面に複数の溝が設けられ
た半導体基板と、該基板の溝以外の部分に設けられた第
１の電極と、該第１の電極上から圧接する如く設けられ
た第１の電極を共通にする導電板と、前記基板の溝の底
部に設けられた第２の電極と、前記基板の他の面に設け
られた第３の電極とを備えた半導体装置において、前記
基板の一方の両面に前記第１の電極より高く且つ前記溝
を埋め込む如く絶縁体を設け、該絶縁体上に前記夫々の
第１の電極を延長して共通にし、該共通にした第１の電
極上に導電板を設けたことを特徴とするメサ型半導体装
置である。以下第２図を参照して本発明の一実施例であ
るＧＴＯについて説明する。
た半導体基板と、該基板の溝以外の部分に設けられた第
１の電極と、該第１の電極上から圧接する如く設けられ
た第１の電極を共通にする導電板と、前記基板の溝の底
部に設けられた第２の電極と、前記基板の他の面に設け
られた第３の電極とを備えた半導体装置において、前記
基板の一方の両面に前記第１の電極より高く且つ前記溝
を埋め込む如く絶縁体を設け、該絶縁体上に前記夫々の
第１の電極を延長して共通にし、該共通にした第１の電
極上に導電板を設けたことを特徴とするメサ型半導体装
置である。以下第２図を参照して本発明の一実施例であ
るＧＴＯについて説明する。
この第２図は第１図と同様断面図を示すものである。即
ちＳｉからなる基板２１は、上からカソード領域となる
ｎ型層２１、ゲート領域となるｐ型層２２、ｎベース領
域となるｎ型層２３、アノード領域となるｐ型層２４と
順次４層に構成され、最上層のｎ型層２１は溝によつて
複数に分離されている。そして複数に分離されたｎ型層
２１からはカソード電極２１ａ、第２層目のｐ型層２２
からはゲート電極２２ａ、最下層のｐ型層２４からはア
ノード電極２４ａが設けられている。さらに上記カソー
ド電極２４ａよりも高くなるように例えばシリコンゴム
からなる絶縁体２８が設られている。なおこの絶縁体２
８は第２図の場合、一つのエレメントが製造途上に不良
特性を示したため一つのカソード電極を覆い、他のカソ
ード電極を一部だけが露出するように設ける。しかもこ
の絶縁体２８上には、夫々のカソード電極２１ａを延長
して共通にしたカソード共通電極２１ｂが設けられその
共通電極２１ｂ上から圧接する導電板２５が設けられて
いる。そしてアノード電極２４ａには第１図と同様陽極
支持板２６が設けられ、基板２１の側面にはシリコンゴ
ム２７が設けられている。このように構成されたＧＴＯ
は、従来のようにカソード電極２１ａとカソード電極を
圧接する導電板２５との間で接触不良を発生させるとい
うことがなくなる。
ちＳｉからなる基板２１は、上からカソード領域となる
ｎ型層２１、ゲート領域となるｐ型層２２、ｎベース領
域となるｎ型層２３、アノード領域となるｐ型層２４と
順次４層に構成され、最上層のｎ型層２１は溝によつて
複数に分離されている。そして複数に分離されたｎ型層
２１からはカソード電極２１ａ、第２層目のｐ型層２２
からはゲート電極２２ａ、最下層のｐ型層２４からはア
ノード電極２４ａが設けられている。さらに上記カソー
ド電極２４ａよりも高くなるように例えばシリコンゴム
からなる絶縁体２８が設られている。なおこの絶縁体２
８は第２図の場合、一つのエレメントが製造途上に不良
特性を示したため一つのカソード電極を覆い、他のカソ
ード電極を一部だけが露出するように設ける。しかもこ
の絶縁体２８上には、夫々のカソード電極２１ａを延長
して共通にしたカソード共通電極２１ｂが設けられその
共通電極２１ｂ上から圧接する導電板２５が設けられて
いる。そしてアノード電極２４ａには第１図と同様陽極
支持板２６が設けられ、基板２１の側面にはシリコンゴ
ム２７が設けられている。このように構成されたＧＴＯ
は、従来のようにカソード電極２１ａとカソード電極を
圧接する導電板２５との間で接触不良を発生させるとい
うことがなくなる。
即ち夫々カソード電極は絶縁体２８を介して共通に構成
され、この上に導電板２５が設けられているため、上記
のような接触不良がなくなる。また上述した実施例の如
く、製造途上で不良特性をなしたエレメントを絶縁体２
８で覆うことができるため、ＧＴＯ全体が破壊するとい
うことがなくなる。さらに上記したＧＴＯにおいては、
ｎ型層２１間の溝を絶縁体２８で埋め込んでいる為、例
えカソード電極２１ａがゲート電極２２ａと接触したり
することが全くなくなる。ところで上記実施例のような
構成を得る場合、次のような方法で行う。まずＳｉ基板
２１は、ｎ型Ｓｉ本体に両面からボロンなどのｐ型の不
純物が拡散し、そして一方の面にリンなどのｎ型の不純
物が拡散して、上から相互にｎ型、ｐ型、ｎ型、ｐ型に
形成される。そして最上層のｎ型層２１は、弗硝酸など
エツチングして溝が形成され複数に分離される。そして
真空蒸着により、ｎ型層２１及びエツチングにより露出
したｐ型層２２上に、選択的にＡｌなどの金属がカソー
ド電極２１ａ及びゲート電極２２ａとして形成される。
さらにＳｉ基板２１の他の面にもＡ！などの金属の真空
蒸着によりアノード電極２４ａが形成され、この状態で
陽極支持板２６に合金化させる。その後基板２１の側面
をベベル面とするためのエツチングが行われる。そして
このベベル面として部分及び溝が設けられた部分を含め
、基板２１の一方の全面にシリコンゴムからなる絶縁体
２７及び２８が形成される。この絶縁体２８はカソード
電極２１ａが埋め込まれる高さ即ちカソード電極２１ａ
より高くなるように形成され、そしてカソード電極２１
ａを覆つた部分の一部が不良特性を示さないエレメント
を残しエツチングされる。その後、夫夫のカソード電極
２１ａを共通にするために、更にＡｌの真空蒸着を施し
てカソード共通電極２１ｂが形成される。最後にＭＯな
どの金属からなる導電板２５が圧接するようにして形成
され、第２図に示すようなＧＴＯが得られる。このよう
な方法によりＧＴＯを形成する場合、基板２１の側面に
形成する絶縁体２７と同時に基板２１の一方の面に形成
する絶縁体２８を形成することができるため、製造工程
が増えることがない。
され、この上に導電板２５が設けられているため、上記
のような接触不良がなくなる。また上述した実施例の如
く、製造途上で不良特性をなしたエレメントを絶縁体２
８で覆うことができるため、ＧＴＯ全体が破壊するとい
うことがなくなる。さらに上記したＧＴＯにおいては、
ｎ型層２１間の溝を絶縁体２８で埋め込んでいる為、例
えカソード電極２１ａがゲート電極２２ａと接触したり
することが全くなくなる。ところで上記実施例のような
構成を得る場合、次のような方法で行う。まずＳｉ基板
２１は、ｎ型Ｓｉ本体に両面からボロンなどのｐ型の不
純物が拡散し、そして一方の面にリンなどのｎ型の不純
物が拡散して、上から相互にｎ型、ｐ型、ｎ型、ｐ型に
形成される。そして最上層のｎ型層２１は、弗硝酸など
エツチングして溝が形成され複数に分離される。そして
真空蒸着により、ｎ型層２１及びエツチングにより露出
したｐ型層２２上に、選択的にＡｌなどの金属がカソー
ド電極２１ａ及びゲート電極２２ａとして形成される。
さらにＳｉ基板２１の他の面にもＡ！などの金属の真空
蒸着によりアノード電極２４ａが形成され、この状態で
陽極支持板２６に合金化させる。その後基板２１の側面
をベベル面とするためのエツチングが行われる。そして
このベベル面として部分及び溝が設けられた部分を含め
、基板２１の一方の全面にシリコンゴムからなる絶縁体
２７及び２８が形成される。この絶縁体２８はカソード
電極２１ａが埋め込まれる高さ即ちカソード電極２１ａ
より高くなるように形成され、そしてカソード電極２１
ａを覆つた部分の一部が不良特性を示さないエレメント
を残しエツチングされる。その後、夫夫のカソード電極
２１ａを共通にするために、更にＡｌの真空蒸着を施し
てカソード共通電極２１ｂが形成される。最後にＭＯな
どの金属からなる導電板２５が圧接するようにして形成
され、第２図に示すようなＧＴＯが得られる。このよう
な方法によりＧＴＯを形成する場合、基板２１の側面に
形成する絶縁体２７と同時に基板２１の一方の面に形成
する絶縁体２８を形成することができるため、製造工程
が増えることがない。
また、カソード共通電極２１ｂとゲート電極２２ａとを
多層配線にできるため、他の半導体装置と組み合せが容
易となり他の半導体装置を含めた装置全体を小型にする
ことが可能となる。なお上記実施例において絶縁体とし
てシリコンゴムを用いたが、例えば酸化物系ガラス、ワ
ニス、多結晶シリコン、エボキシ樹脂などの絶縁物でも
良い。また夫々の電極はＡ′に限ることなく、他の金属
であつても良く、また、カソード電極、ゲート電極及び
アノード電極の金属を夫々別の金属であつても良い。さ
らに上記実施例ではＧＴＯについて説明したが、ＳＣＲ
やトランジスタなどにも適用できる。
多層配線にできるため、他の半導体装置と組み合せが容
易となり他の半導体装置を含めた装置全体を小型にする
ことが可能となる。なお上記実施例において絶縁体とし
てシリコンゴムを用いたが、例えば酸化物系ガラス、ワ
ニス、多結晶シリコン、エボキシ樹脂などの絶縁物でも
良い。また夫々の電極はＡ′に限ることなく、他の金属
であつても良く、また、カソード電極、ゲート電極及び
アノード電極の金属を夫々別の金属であつても良い。さ
らに上記実施例ではＧＴＯについて説明したが、ＳＣＲ
やトランジスタなどにも適用できる。
第１図は従来の半導体装置の一つであるＧＴＯの構成を
示す断面図、第２図は本発明の半導体装置の実施例であ
るＧＴＯの構成を示す断面図である。 ２１はＳｉ基板、２１はカソード領域となるｎ型層、２
１ａはカソード電極、２１ｂはカソード共通電極、２２
はゲート領域となるｐ型層、２２ａはゲート電極、２３
はｎベース領域となるｎ型層、２４はアノード領域とな
るｐ型層、２４ａはアノード電極、２５は圧接する導電
板、２６は陽極支持板、２７はシリコンゴム、２８はシ
リコンゴムからなる絶縁体である。
示す断面図、第２図は本発明の半導体装置の実施例であ
るＧＴＯの構成を示す断面図である。 ２１はＳｉ基板、２１はカソード領域となるｎ型層、２
１ａはカソード電極、２１ｂはカソード共通電極、２２
はゲート領域となるｐ型層、２２ａはゲート電極、２３
はｎベース領域となるｎ型層、２４はアノード領域とな
るｐ型層、２４ａはアノード電極、２５は圧接する導電
板、２６は陽極支持板、２７はシリコンゴム、２８はシ
リコンゴムからなる絶縁体である。
Claims (1)
- １ 少なくとも一方の面に複数の溝が設けられた半導体
基板と、該基板の一方の面の溝以外の夫々の部分に設け
られた第１の電極と、該第１の電極上から圧接する如く
設けられた第１の電極を共通にする導電板と、前記基板
の一方の面の溝の底部に設けられた第２の電極と、前記
基板の他方の面に設けられた第３の電極とを備えた半導
体装置において、前記基板の一方の面側に前記第１の電
極より高く且つ前記溝を埋め込む如く絶縁体を設け、該
絶縁体上に前記夫々の第１の電極を延長して共通にし、
該共通にした第１の電極上に前記導電板を設けたことを
特徴とするメサ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51120432A JPS5923115B2 (ja) | 1976-10-08 | 1976-10-08 | メサ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51120432A JPS5923115B2 (ja) | 1976-10-08 | 1976-10-08 | メサ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5346290A JPS5346290A (en) | 1978-04-25 |
| JPS5923115B2 true JPS5923115B2 (ja) | 1984-05-30 |
Family
ID=14786059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51120432A Expired JPS5923115B2 (ja) | 1976-10-08 | 1976-10-08 | メサ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923115B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138261A (en) * | 1979-04-12 | 1980-10-28 | Nec Corp | Semiconductor device |
| JPS5610961A (en) * | 1979-07-06 | 1981-02-03 | Mitsubishi Electric Corp | Semiconductor device |
| JPS57114279A (en) * | 1981-01-08 | 1982-07-16 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS5871656A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | 圧接型半導体装置 |
| JPS6074571A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1976
- 1976-10-08 JP JP51120432A patent/JPS5923115B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5346290A (en) | 1978-04-25 |
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