JPH04357841A - バイポーラ・トランジスタの構造および製造方法 - Google Patents
バイポーラ・トランジスタの構造および製造方法Info
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- JPH04357841A JPH04357841A JP13275991A JP13275991A JPH04357841A JP H04357841 A JPH04357841 A JP H04357841A JP 13275991 A JP13275991 A JP 13275991A JP 13275991 A JP13275991 A JP 13275991A JP H04357841 A JPH04357841 A JP H04357841A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラ・トラン
ジスタの構造および製造方法に関する。
ジスタの構造および製造方法に関する。
【０００２】
【従来の技術】従来のバイポーラ・トランジスタとして
は、例えば図７に示すような、縦型のＮＰＮ型バイポー
ラ・トランジスタがあった。
は、例えば図７に示すような、縦型のＮＰＮ型バイポー
ラ・トランジスタがあった。
【０００３】Ｐ型シリコン基板１の表面には、Ｐ型シリ
コン基板１の厚さより薄いＮ＋型埋込層８が埋込まれて
いる。２は不純物をドープしたＮ型のエピタキシャル層
である。Ｎ＋型埋込層８にはトランジスタを動作させる
領域であるＮ型の活性領域１１、Ｐ型ベース層３、Ｎ＋
型エミッタ層４が積層されている。このとき、ベース抵
抗を低下させるために、Ｐ型ベース層３への配線接続は
表面より拡散形成したＰ＋型グラフト・ベース層７を介
して行われている。また、これらの層と外部素子や端子
とを接続するために、Ｎ＋型エミッタ層４にはエミッタ
電極配線層２６、Ｐ＋型グラフトベース層７にはベース
電極配線層２５が積層されている。
コン基板１の厚さより薄いＮ＋型埋込層８が埋込まれて
いる。２は不純物をドープしたＮ型のエピタキシャル層
である。Ｎ＋型埋込層８にはトランジスタを動作させる
領域であるＮ型の活性領域１１、Ｐ型ベース層３、Ｎ＋
型エミッタ層４が積層されている。このとき、ベース抵
抗を低下させるために、Ｐ型ベース層３への配線接続は
表面より拡散形成したＰ＋型グラフト・ベース層７を介
して行われている。また、これらの層と外部素子や端子
とを接続するために、Ｎ＋型エミッタ層４にはエミッタ
電極配線層２６、Ｐ＋型グラフトベース層７にはベース
電極配線層２５が積層されている。
【０００４】また、１０はＮ型エピタキシャル層を局部
的に酸化して形成した酸化シリコン膜で、活性領域をＮ
＋型埋込層８に積層されるＮ＋型コレクタ層５および隣
の素子などの他の層から絶縁分離するためのものである
。 この酸化シリコン膜１０によって、Ｎ＋型コレクタ層５
とＮ型の活性領域１１を電気的に分離することができる
ので、Ｎ＋型コレクタ層５とＮ型活性領域１１の間の寄
生抵抗を低減することができる。
的に酸化して形成した酸化シリコン膜で、活性領域をＮ
＋型埋込層８に積層されるＮ＋型コレクタ層５および隣
の素子などの他の層から絶縁分離するためのものである
。 この酸化シリコン膜１０によって、Ｎ＋型コレクタ層５
とＮ型の活性領域１１を電気的に分離することができる
ので、Ｎ＋型コレクタ層５とＮ型活性領域１１の間の寄
生抵抗を低減することができる。
【０００５】また、Ｎ＋型コレクタ層５には、外部素子
や端子とを接続させるためにコレクタ電極配線層２７が
積層されている。
や端子とを接続させるためにコレクタ電極配線層２７が
積層されている。
【０００６】上記構成の縦型のＮＰＮ型のバイポーラ・
トランジスタのコレクタ電極配線層２７に高電位、エミ
ッタ電極配線層２６に低電位の電圧を加え、ベース電極
配線層２５に所定の電圧を加えると、Ｎ＋型エミッタ層
４、Ｐ型ベース層３、Ｎ＋型コレクタ層５が導通し、ト
ランジスタが動作して、増幅動作やスイッチング動作（
オン・オフ動作）を行うことができる。
トランジスタのコレクタ電極配線層２７に高電位、エミ
ッタ電極配線層２６に低電位の電圧を加え、ベース電極
配線層２５に所定の電圧を加えると、Ｎ＋型エミッタ層
４、Ｐ型ベース層３、Ｎ＋型コレクタ層５が導通し、ト
ランジスタが動作して、増幅動作やスイッチング動作（
オン・オフ動作）を行うことができる。
【０００７】
【発明が解決しようとしている課題】しかしながら、従
来のバイポーラ・トランジスタにおいては、Ｎ＋型埋込
層がＰ型シリコン基板の表面上に形成されるため、Ｐ型
シリコン基板とＮ＋型埋込層の接合面積が大きく、Ｐ型
シリコン基板とＮ＋型埋込層のＰＮ接合によって生じる
寄生容量が大きくなってしまうという問題があった。ま
た、この問題を避けるためにＰ型シリコン基板とＮ＋型
埋込層の接合面積を小さく、すなわちＮ＋型埋込層を横
方向に縮小することが考えられるが、そうした場合、夫
々の層を作るときにマスクずれを起こしてしまうといっ
た問題があった。
来のバイポーラ・トランジスタにおいては、Ｎ＋型埋込
層がＰ型シリコン基板の表面上に形成されるため、Ｐ型
シリコン基板とＮ＋型埋込層の接合面積が大きく、Ｐ型
シリコン基板とＮ＋型埋込層のＰＮ接合によって生じる
寄生容量が大きくなってしまうという問題があった。ま
た、この問題を避けるためにＰ型シリコン基板とＮ＋型
埋込層の接合面積を小さく、すなわちＮ＋型埋込層を横
方向に縮小することが考えられるが、そうした場合、夫
々の層を作るときにマスクずれを起こしてしまうといっ
た問題があった。
【０００８】この発明はバイポーラ・トランジスタの埋
込層と半導体基板の間に生じる寄生容量の低減を目的と
し、また、その寄生容量の低減されるバイポーラ・トラ
ンジスタの製造方法を提供することを目的としている。
込層と半導体基板の間に生じる寄生容量の低減を目的と
し、また、その寄生容量の低減されるバイポーラ・トラ
ンジスタの製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明のバイポーラ・ト
ランジスタの構造によれば、第１導電型の半導体基板と
、該半導体基板上に埋込まれる第２導電型の埋込層と、
該埋込層上に積層される第２導電型の活性領域と、該活
性領域上に積層される第１導電型のベース領域と、該ベ
ース領域上に積層される第２導電型のエミッタ領域と、
前記埋込層上に積層され、酸化層によって前記活性領域
と絶縁分離される第２導電型のコレクタ領域と、よりな
る第１のバイポーラ・トランジスタと、前記半導体基板
上に積層される第２導電型のコレクタ領域と、該コレク
タ領域上に埋込まれる第１導電型のベース領域と、該ベ
ース領域上に埋込まれる第２導電型のエミッタ領域と、
よりなる第２のバイポーラ・トランジスタと、からなる
バイポーラ・トランジスタの構造において、前記第１の
バイポーラ・トランジスタと前記第２のバイポーラ・ト
ランジスタは酸化層によって絶縁分離され、前記埋込層
の直下部分の半導体基板が除去されている半導体基板に
より構成した。
ランジスタの構造によれば、第１導電型の半導体基板と
、該半導体基板上に埋込まれる第２導電型の埋込層と、
該埋込層上に積層される第２導電型の活性領域と、該活
性領域上に積層される第１導電型のベース領域と、該ベ
ース領域上に積層される第２導電型のエミッタ領域と、
前記埋込層上に積層され、酸化層によって前記活性領域
と絶縁分離される第２導電型のコレクタ領域と、よりな
る第１のバイポーラ・トランジスタと、前記半導体基板
上に積層される第２導電型のコレクタ領域と、該コレク
タ領域上に埋込まれる第１導電型のベース領域と、該ベ
ース領域上に埋込まれる第２導電型のエミッタ領域と、
よりなる第２のバイポーラ・トランジスタと、からなる
バイポーラ・トランジスタの構造において、前記第１の
バイポーラ・トランジスタと前記第２のバイポーラ・ト
ランジスタは酸化層によって絶縁分離され、前記埋込層
の直下部分の半導体基板が除去されている半導体基板に
より構成した。
【００１０】また、本発明のバイポーラ・トランジスタ
の製造方法によれば、第１導電型の半導体基板と、該半
導体基板上に埋込まれる第２導電型の埋込層と、該埋込
層上に積層される第２導電型の活性領域と、該活性領域
上に積層される第１導電型のベース領域と、該ベース領
域上に積層される第２導電型のエミッタ領域と、前記埋
込層上に積層され、酸化層によって前記活性領域と絶縁
分離される第２導電型のコレクタ領域と、よりなる第１
のバイポーラ・トランジスタと、前記半導体基板上に積
層される第２導電型のコレクタ領域と、該コレクタ領域
上に埋込まれる第１導電型のベース領域と、該ベース領
域上に埋込まれる第２導電型のエミッタ領域と、よりな
る第２のバイポーラ・トランジスタと、からなるバイポ
ーラ・トランジスタにおいて、前記ベース領域、エミッ
タ領域およびコレクタ領域の上に電極配線層を積層する
工程と、該電極配線層上に絶縁膜を形成する工程と、前
記半導体基板の裏面に絶縁膜を形成する工程と、前記コ
レクタ領域上の電極配線層上の絶縁膜をエッチング除去
する工程と、該エッチング除去された電極配線層上に導
電膜を形成する工程と、前記埋込層の直下部分の絶縁膜
をエッチング除去する工程と、前記導電膜に電圧を印加
して、前記埋込層の直下部分の半導体基板を電解エッチ
ングにより除去する工程と、を有する方法により製造す
る。
の製造方法によれば、第１導電型の半導体基板と、該半
導体基板上に埋込まれる第２導電型の埋込層と、該埋込
層上に積層される第２導電型の活性領域と、該活性領域
上に積層される第１導電型のベース領域と、該ベース領
域上に積層される第２導電型のエミッタ領域と、前記埋
込層上に積層され、酸化層によって前記活性領域と絶縁
分離される第２導電型のコレクタ領域と、よりなる第１
のバイポーラ・トランジスタと、前記半導体基板上に積
層される第２導電型のコレクタ領域と、該コレクタ領域
上に埋込まれる第１導電型のベース領域と、該ベース領
域上に埋込まれる第２導電型のエミッタ領域と、よりな
る第２のバイポーラ・トランジスタと、からなるバイポ
ーラ・トランジスタにおいて、前記ベース領域、エミッ
タ領域およびコレクタ領域の上に電極配線層を積層する
工程と、該電極配線層上に絶縁膜を形成する工程と、前
記半導体基板の裏面に絶縁膜を形成する工程と、前記コ
レクタ領域上の電極配線層上の絶縁膜をエッチング除去
する工程と、該エッチング除去された電極配線層上に導
電膜を形成する工程と、前記埋込層の直下部分の絶縁膜
をエッチング除去する工程と、前記導電膜に電圧を印加
して、前記埋込層の直下部分の半導体基板を電解エッチ
ングにより除去する工程と、を有する方法により製造す
る。
【００１１】
【実施例】以下、実施例を図面に基づいて説明する。
【００１２】図１は、後記する製造工程によって製造し
たバイポーラ・トランジスタを示した図であり、３つの
トランジスタから構成されている。
たバイポーラ・トランジスタを示した図であり、３つの
トランジスタから構成されている。
【００１３】左側のトランジスタは図７に示した従来の
トランジスタと同様のトランジスタの構造をしている。 右側と真中のトランジスタは、図７に示した従来のトラ
ンジスタから、Ｎ＋型埋込層８と接しているＰ型シリコ
ン基板１を裏面方向からエッチングによって除去したト
ランジスタとなっている。
トランジスタと同様のトランジスタの構造をしている。 右側と真中のトランジスタは、図７に示した従来のトラ
ンジスタから、Ｎ＋型埋込層８と接しているＰ型シリコ
ン基板１を裏面方向からエッチングによって除去したト
ランジスタとなっている。
【００１４】このように、Ｎ＋型埋込層８と接している
Ｐ型シリコン基板１を裏面方向からエッチング除去する
ことによって、Ｐ型シリコン基板１とＮ＋型埋込層８と
の間に生じるＰＮ接合による寄生容量を低減して、オン
・オフ時間を短くし、高速動作を可能とすることができ
、例えば、全体の回路構成の内で、高速動作を必要とす
る回路の入出力部分を構成するバイポーラ・トランジス
タに、本実施例のように埋込層直下の半導体基板を裏面
からエッチング除去し、その他の特に高速動作を必要と
しない、埋込層を有さないバイポーラ・トランジスタに
おいては、特に処理を施さないトランジスタのままの構
成とすることができる。
Ｐ型シリコン基板１を裏面方向からエッチング除去する
ことによって、Ｐ型シリコン基板１とＮ＋型埋込層８と
の間に生じるＰＮ接合による寄生容量を低減して、オン
・オフ時間を短くし、高速動作を可能とすることができ
、例えば、全体の回路構成の内で、高速動作を必要とす
る回路の入出力部分を構成するバイポーラ・トランジス
タに、本実施例のように埋込層直下の半導体基板を裏面
からエッチング除去し、その他の特に高速動作を必要と
しない、埋込層を有さないバイポーラ・トランジスタに
おいては、特に処理を施さないトランジスタのままの構
成とすることができる。
【００１５】以下、図１に示す実施例のバイポーラ・ト
ランジスタの製造工程を図面に基づいて説明する。ただ
し、以下の図面においては１つのトランジスタを例にし
て説明するが、そのトランジスタの周囲にもトランジス
タや他の素子があるものとする。
ランジスタの製造工程を図面に基づいて説明する。ただ
し、以下の図面においては１つのトランジスタを例にし
て説明するが、そのトランジスタの周囲にもトランジス
タや他の素子があるものとする。
【００１６】まず、図７によって示された従来のバイポ
ーラ・トランジスタを製造する。
ーラ・トランジスタを製造する。
【００１７】次に、図２に示すようにＣＶＤ法により、
ベース電極配線層２５、エミッタ電極配線層２６および
コレクタ電極配線層２７や酸化シリコン膜１２の上に絶
縁膜としてＰＳＧ膜１３を形成する。次いで、Ｐ型シリ
コン基板１の裏面にＣＶＤ法により酸化膜１６を形成す
る。
ベース電極配線層２５、エミッタ電極配線層２６および
コレクタ電極配線層２７や酸化シリコン膜１２の上に絶
縁膜としてＰＳＧ膜１３を形成する。次いで、Ｐ型シリ
コン基板１の裏面にＣＶＤ法により酸化膜１６を形成す
る。
【００１８】次に、図３に示すように、コレクタ電極配
線層２７の上のＰＳＧ膜１３をフォト・エッチングによ
り除去して、スルーホール１４を形成する。次いで、蒸
着法などによりアルミ膜１５をＰＳＧ膜１３の上に全面
に形成すると同時に、上記スルーホール１４をアルミ膜
１５で埋めて、図面には示していないが、実際には図面
のトランジスタの周囲にある裏面の半導体基板を除去す
るトランジスタの間でコレクタ電極配線層２７を接続す
る。また、図２に示す工程においてＰ形シリコン基板１
の裏面に形成した埋込層８の直下部分の酸化膜１６をフ
ォト・エッチングにより除去する。
線層２７の上のＰＳＧ膜１３をフォト・エッチングによ
り除去して、スルーホール１４を形成する。次いで、蒸
着法などによりアルミ膜１５をＰＳＧ膜１３の上に全面
に形成すると同時に、上記スルーホール１４をアルミ膜
１５で埋めて、図面には示していないが、実際には図面
のトランジスタの周囲にある裏面の半導体基板を除去す
るトランジスタの間でコレクタ電極配線層２７を接続す
る。また、図２に示す工程においてＰ形シリコン基板１
の裏面に形成した埋込層８の直下部分の酸化膜１６をフ
ォト・エッチングにより除去する。
【００１９】続いて、図４を用いてＰ型シリコン基板１
のエッチング方法の説明を行う。
のエッチング方法の説明を行う。
【００２０】エッチング層２８にはエッチング液として
飽水ヒドラジン２４が満たされている。この飽水ヒドラ
ジン２４の中に図３に示したトランジスタ１７とＰｔ（
白金）やＴａ（タンタル）などの金属板からなる対向電
極１９が互いに相対向して浸漬されている。また、図３
に示した製造工程において電極配線層２５〜２７の上に
積層したアルミ膜１５がエッチング液である飽水ヒドラ
ジン２４に接触しないように、保護膜１８で覆っておく
。このとき、トランジスタ１７の間のアルミ膜１５、す
なわちコレクタ電極配線層２７を電解エッチングの印加
電極として使用する。これらのトランジスタ１７と対向
電極１９とはそれぞれ外部の電源２１に接続され電圧が
印加される。また、トランジスタ１７の電位を検出する
ために、エッチング層２８の中の飽水ヒドラジン２４の
中に比較電極２０を設ける。
飽水ヒドラジン２４が満たされている。この飽水ヒドラ
ジン２４の中に図３に示したトランジスタ１７とＰｔ（
白金）やＴａ（タンタル）などの金属板からなる対向電
極１９が互いに相対向して浸漬されている。また、図３
に示した製造工程において電極配線層２５〜２７の上に
積層したアルミ膜１５がエッチング液である飽水ヒドラ
ジン２４に接触しないように、保護膜１８で覆っておく
。このとき、トランジスタ１７の間のアルミ膜１５、す
なわちコレクタ電極配線層２７を電解エッチングの印加
電極として使用する。これらのトランジスタ１７と対向
電極１９とはそれぞれ外部の電源２１に接続され電圧が
印加される。また、トランジスタ１７の電位を検出する
ために、エッチング層２８の中の飽水ヒドラジン２４の
中に比較電極２０を設ける。
【００２１】上記の図４に示した構成の装置により電解
エッチングを行う。このときの比較電極２０に対するト
ランジスタ１７の電位は所定の値、すなわちＮ型シリコ
ンのエッチングは停止し、Ｐ型シリコンのエッチングは
進行するという条件の電位に、設定する。この条件下に
おいて、電流値をモニターしながら設定した電位を維持
してトランジスタ１７の電解エッチングを行うと、図５
に示されるようにパターンニングされた酸化膜１６をマ
スクとして、Ｐ型シリコン基板１がエッチングされ、こ
のエッチングはＮ＋型埋込層８に達すると停止する。
エッチングを行う。このときの比較電極２０に対するト
ランジスタ１７の電位は所定の値、すなわちＮ型シリコ
ンのエッチングは停止し、Ｐ型シリコンのエッチングは
進行するという条件の電位に、設定する。この条件下に
おいて、電流値をモニターしながら設定した電位を維持
してトランジスタ１７の電解エッチングを行うと、図５
に示されるようにパターンニングされた酸化膜１６をマ
スクとして、Ｐ型シリコン基板１がエッチングされ、こ
のエッチングはＮ＋型埋込層８に達すると停止する。
【００２２】続いて、図６に示すようにアルミ膜１５を
エッチングにより除去し、ベース電極配線層２５の上の
ＰＳＧ膜１３をフォト・エッチングにより除去し、外部
リード線接続用の電極パッド２２を形成する。
エッチングにより除去し、ベース電極配線層２５の上の
ＰＳＧ膜１３をフォト・エッチングにより除去し、外部
リード線接続用の電極パッド２２を形成する。
【００２３】以上の製造工程により、図１に示したよう
な、Ｎ＋型埋込層と接している部分のＰ形シリコン基板
を除去したバイポーラ・トランジスタを製造することが
できる。
な、Ｎ＋型埋込層と接している部分のＰ形シリコン基板
を除去したバイポーラ・トランジスタを製造することが
できる。
【００２４】本実施例では、基板の除去にはコレクタ電
極配線層２７をバイアス供給端子として、電解エッチン
グを容易に行うことができるため、従来のバイポーラ・
トランジスタの製造プロセスの後に数工程を付加すれば
良く、従来の製造プロセスには何ら手を加えることなく
、寄生容量を低減することができる。したがって、トラ
ンジスタのオン・オフ時間を短くすることができ、高速
動作化・高周波動作化に適したバイポーラ・トランジス
タを構成することができる。
極配線層２７をバイアス供給端子として、電解エッチン
グを容易に行うことができるため、従来のバイポーラ・
トランジスタの製造プロセスの後に数工程を付加すれば
良く、従来の製造プロセスには何ら手を加えることなく
、寄生容量を低減することができる。したがって、トラ
ンジスタのオン・オフ時間を短くすることができ、高速
動作化・高周波動作化に適したバイポーラ・トランジス
タを構成することができる。
【００２５】
【発明の効果】本発明のバイポーラ・トランジスタの構
造によれば、第１導電型の半導体基板と、該半導体基板
上に埋込まれる第２導電型の埋込層と、該埋込層上に積
層される第２導電型の活性領域と、該活性領域上に積層
される第１導電型のベース領域と、該ベース領域上に積
層される第２導電型のエミッタ領域と、前記埋込層上に
積層され、酸化層によって前記活性領域と絶縁分離され
る第２導電型のコレクタ領域と、よりなる第１のバイポ
ーラ・トランジスタと、前記半導体基板上に積層される
第２導電型のコレクタ領域と、該コレクタ領域上に埋込
まれる第１導電型のベース領域と、該ベース領域上に埋
込まれる第２導電型のエミッタ領域と、よりなる第２の
バイポーラ・トランジスタと、からなるバイポーラ・ト
ランジスタの構造において、前記第１のバイポーラ・ト
ランジスタと前記第２のバイポーラ・トランジスタは酸
化層によって絶縁分離され、前記埋込層の直下部分の半
導体基板が除去されている半導体基板により構成したた
め、半導体基板と埋込層とが接することなく、半導体基
板と埋込層との間に生じる寄生容量を低減することがで
きるため、トランジスタの動作時間、すなわちオン・オ
フ時間が短くなり、高速動作を行うことができるという
効果を有する。
造によれば、第１導電型の半導体基板と、該半導体基板
上に埋込まれる第２導電型の埋込層と、該埋込層上に積
層される第２導電型の活性領域と、該活性領域上に積層
される第１導電型のベース領域と、該ベース領域上に積
層される第２導電型のエミッタ領域と、前記埋込層上に
積層され、酸化層によって前記活性領域と絶縁分離され
る第２導電型のコレクタ領域と、よりなる第１のバイポ
ーラ・トランジスタと、前記半導体基板上に積層される
第２導電型のコレクタ領域と、該コレクタ領域上に埋込
まれる第１導電型のベース領域と、該ベース領域上に埋
込まれる第２導電型のエミッタ領域と、よりなる第２の
バイポーラ・トランジスタと、からなるバイポーラ・ト
ランジスタの構造において、前記第１のバイポーラ・ト
ランジスタと前記第２のバイポーラ・トランジスタは酸
化層によって絶縁分離され、前記埋込層の直下部分の半
導体基板が除去されている半導体基板により構成したた
め、半導体基板と埋込層とが接することなく、半導体基
板と埋込層との間に生じる寄生容量を低減することがで
きるため、トランジスタの動作時間、すなわちオン・オ
フ時間が短くなり、高速動作を行うことができるという
効果を有する。
【００２６】また本発明の製造方法によれば、第１導電
型の半導体基板と、該半導体基板上に埋込まれる第２導
電型の埋込層と、該埋込層上に積層される第２導電型の
活性領域と、該活性領域上に積層される第１導電型のベ
ース領域と、該ベース領域上に積層される第２導電型の
エミッタ領域と、前記埋込層上に積層され、酸化層によ
って前記活性領域と絶縁分離される第２導電型のコレク
タ領域と、よりなる第１のバイポーラ・トランジスタと
、前記半導体基板上に積層される第２導電型のコレクタ
領域と、該コレクタ領域上に埋込まれる第１導電型のベ
ース領域と、該ベース領域上に埋込まれる第２導電型の
エミッタ領域と、よりなる第２のバイポーラ・トランジ
スタと、からなるバイポーラ・トランジスタにおいて、
前記ベース領域、エミッタ領域およびコレクタ領域の上
に電極配線層を積層する工程と、該電極配線層上に絶縁
膜を形成する工程と、前記半導体基板の裏面に絶縁膜を
形成する工程と、前記コレクタ領域上の電極配線層上の
絶縁膜をエッチング除去する工程と、該エッチング除去
された電極配線層上に導電膜を形成する工程と、前記埋
込層の直下部分の絶縁膜をエッチング除去する工程と、
前記導電膜に電圧を印加して、前記埋込層の直下部分の
半導体基板を電解エッチングにより除去する工程と、を
有する方法により製造されるためコレクタ領域上のコレ
クタ電極配線層を電解エッチング時の電極として使うこ
とができ、簡単な工程でエッチングが効果的にできる。
型の半導体基板と、該半導体基板上に埋込まれる第２導
電型の埋込層と、該埋込層上に積層される第２導電型の
活性領域と、該活性領域上に積層される第１導電型のベ
ース領域と、該ベース領域上に積層される第２導電型の
エミッタ領域と、前記埋込層上に積層され、酸化層によ
って前記活性領域と絶縁分離される第２導電型のコレク
タ領域と、よりなる第１のバイポーラ・トランジスタと
、前記半導体基板上に積層される第２導電型のコレクタ
領域と、該コレクタ領域上に埋込まれる第１導電型のベ
ース領域と、該ベース領域上に埋込まれる第２導電型の
エミッタ領域と、よりなる第２のバイポーラ・トランジ
スタと、からなるバイポーラ・トランジスタにおいて、
前記ベース領域、エミッタ領域およびコレクタ領域の上
に電極配線層を積層する工程と、該電極配線層上に絶縁
膜を形成する工程と、前記半導体基板の裏面に絶縁膜を
形成する工程と、前記コレクタ領域上の電極配線層上の
絶縁膜をエッチング除去する工程と、該エッチング除去
された電極配線層上に導電膜を形成する工程と、前記埋
込層の直下部分の絶縁膜をエッチング除去する工程と、
前記導電膜に電圧を印加して、前記埋込層の直下部分の
半導体基板を電解エッチングにより除去する工程と、を
有する方法により製造されるためコレクタ領域上のコレ
クタ電極配線層を電解エッチング時の電極として使うこ
とができ、簡単な工程でエッチングが効果的にできる。
【図１】 本実施例のバイポーラ・トランジスタの断
面図
面図
【図２】 本発明の実施例の製造工程を説明するため
の断面図
の断面図
【図３】 本発明の実施例の製造工程を説明するため
の断面図
の断面図
【図４】 本発明の実施例のエッチング方法を表す装
置図
置図
【図５】 本発明の実施例の製造工程を説明するため
の断面図
の断面図
【図６】 本発明の実施例の製造工程を説明するため
の断面図
の断面図
【図７】 従来の縦型ＮＰＮ型バイポーラ・トランジ
スタの断面図
スタの断面図
１ Ｐ型シリコン基板
２ Ｎ型エピタキシャル層
３ Ｐ型ベース層
４ Ｎ＋型エミッタ層
５ Ｎ＋型コレクタ層
８ Ｎ＋型埋込層
Claims (2)
- 【請求項１】第１導電型の半導体基板と、該半導体基板
上に埋込まれる第２導電型の埋込層と、該埋込層上に積
層される第２導電型の活性領域と、該活性領域上に積層
される第１導電型のベース領域と、該ベース領域上に積
層される第２導電型のエミッタ領域と、前記埋込層上に
積層され、酸化層によって前記活性領域と絶縁分離され
る第２導電型のコレクタ領域と、よりなる第１のバイポ
ーラ・トランジスタと、前記半導体基板上に積層される
第２導電型のコレクタ領域と、該コレクタ領域上に埋込
まれる第１導電型のベース領域と、該ベース領域上に埋
込まれる第２導電型のエミッタ領域と、よりなる第２の
バイポーラ・トランジスタと、からなるバイポーラ・ト
ランジスタの構造において、前記第１のバイポーラ・ト
ランジスタと前記第２のバイポーラ・トランジスタは酸
化層によって絶縁分離され、前記埋込層の直下部分の半
導体基板が除去されていることを特徴とするバイポーラ
・トランジスタの構造 - 【請求項２】第１導電型の半導体基板と、該半導体基板
上に埋込まれる第２導電型の埋込層と、該埋込層上に積
層される第２導電型の活性領域と、該活性領域上に積層
される第１導電型のベース領域と、該ベース領域上に積
層される第２導電型のエミッタ領域と、前記埋込層上に
積層され、酸化層によって前記活性領域と絶縁分離され
る第２導電型のコレクタ領域と、よりなる第１のバイポ
ーラ・トランジスタと、前記半導体基板上に積層される
第２導電型のコレクタ領域と、該コレクタ領域上に埋込
まれる第１導電型のベース領域と、該ベース領域上に埋
込まれる第２導電型のエミッタ領域と、よりなる第２の
バイポーラ・トランジスタと、からなるバイポーラ・ト
ランジスタにおいて、前記ベース領域、エミッタ領域お
よびコレクタ領域の上に電極配線層を積層する工程と、
該電極配線層上に絶縁膜を形成する工程と、前記半導体
基板の裏面に絶縁膜を形成する工程と、前記コレクタ領
域上の電極配線層上の絶縁膜をエッチング除去する工程
と、該エッチング除去された電極配線層上に導電膜を形
成する工程と、前記埋込層の直下部分の絶縁膜をエッチ
ング除去する工程と、前記導電膜に電圧を印加して、前
記埋込層の直下部分の半導体基板を電解エッチングによ
り除去する工程と、を有するバイポーラ・トランジスタ
の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13275991A JPH04357841A (ja) | 1991-06-04 | 1991-06-04 | バイポーラ・トランジスタの構造および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13275991A JPH04357841A (ja) | 1991-06-04 | 1991-06-04 | バイポーラ・トランジスタの構造および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357841A true JPH04357841A (ja) | 1992-12-10 |
Family
ID=15088895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13275991A Pending JPH04357841A (ja) | 1991-06-04 | 1991-06-04 | バイポーラ・トランジスタの構造および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177378A (ja) * | 2009-01-28 | 2010-08-12 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-06-04 JP JP13275991A patent/JPH04357841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177378A (ja) * | 2009-01-28 | 2010-08-12 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
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