JPH0817912A - 半導体装置及び素子分離領域の作製方法 - Google Patents
半導体装置及び素子分離領域の作製方法Info
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- JPH0817912A JPH0817912A JP6152047A JP15204794A JPH0817912A JP H0817912 A JPH0817912 A JP H0817912A JP 6152047 A JP6152047 A JP 6152047A JP 15204794 A JP15204794 A JP 15204794A JP H0817912 A JPH0817912 A JP H0817912A
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Abstract
(57)【要約】
【目的】 半導体層端部での電流リークを防止する。導
電型半導体層の抵抗を低減する。自己整合的に、素子分
離とチャネル・ストップ領域を作成する。 【構成】 絶縁基板上にメサ構造の半導体層を設け、該
半導体層に一導電型の第１半導体領域２２を設けるとと
もに、該半導体層の端部に、該第１半導体領域と接して
該第１半導体領域よりも不純物濃度の高い該一導電型と
同じ導電型の第２半導体領域２１を設けた。絶縁基板上
の半導体層上に素子分離領域となる部分を開口したマス
ク層を形成し、少なくとも該半導体層において不純物と
なる元素を該マスク層をマスクとして該半導体層にイオ
ン注入した後、素子分離領域部分の半導体層の除去を行
なう。
電型半導体層の抵抗を低減する。自己整合的に、素子分
離とチャネル・ストップ領域を作成する。 【構成】 絶縁基板上にメサ構造の半導体層を設け、該
半導体層に一導電型の第１半導体領域２２を設けるとと
もに、該半導体層の端部に、該第１半導体領域と接して
該第１半導体領域よりも不純物濃度の高い該一導電型と
同じ導電型の第２半導体領域２１を設けた。絶縁基板上
の半導体層上に素子分離領域となる部分を開口したマス
ク層を形成し、少なくとも該半導体層において不純物と
なる元素を該マスク層をマスクとして該半導体層にイオ
ン注入した後、素子分離領域部分の半導体層の除去を行
なう。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び素子分離
領域の作製方法に係わり、絶縁基板上に集積回路、パワ
ー素子等を作成する半導体装置及びこの半導体装置の作
製に好適に用いられる素子分離領域の作製方法に関す
る。
領域の作製方法に係わり、絶縁基板上に集積回路、パワ
ー素子等を作成する半導体装置及びこの半導体装置の作
製に好適に用いられる素子分離領域の作製方法に関す
る。
【０００２】
【従来の技術】近年、電気的特性の向上等を目的とし
て、絶縁基板上に単結晶層を形成する、いわゆるＳＯＩ
技術が種々検討されている。そして、絶縁基板上の単結
晶層を用いてＭＯＳトランジスタやバイポーラトランジ
スタ等を形成するために、素子分離技術も検討されてい
る。このような素子分離技術としては、例えば、単結晶
層をエッチング除去する方法や選択酸化による方法があ
る。
て、絶縁基板上に単結晶層を形成する、いわゆるＳＯＩ
技術が種々検討されている。そして、絶縁基板上の単結
晶層を用いてＭＯＳトランジスタやバイポーラトランジ
スタ等を形成するために、素子分離技術も検討されてい
る。このような素子分離技術としては、例えば、単結晶
層をエッチング除去する方法や選択酸化による方法があ
る。
【０００３】
【発明が解決しようとしている課題】絶縁基板上の単結
晶層の素子分離は、単結晶層の側部を絶縁分離すればよ
いため比較的容易であるが、その素子分離が問題をおこ
しやすい。
晶層の素子分離は、単結晶層の側部を絶縁分離すればよ
いため比較的容易であるが、その素子分離が問題をおこ
しやすい。
【０００４】例えば、バルクＳｉで使用されている図１
２（ａ）に示す選択酸化は、絶縁基板（特に石英基板）
４０１上ではストレスが大きく、ＳＯＩの素子分離の方
法としては適用しにくい。
２（ａ）に示す選択酸化は、絶縁基板（特に石英基板）
４０１上ではストレスが大きく、ＳＯＩの素子分離の方
法としては適用しにくい。
【０００５】また、Ｓｉ層をメサ型にエッチングする場
合は、図１２（ｂ）に示すように、絶縁基板４０１上の
半導体層４０２のメサエッチングの端が急峻である場
合、ＭＯＳトランジスタを構成するときに、一部で半導
体層４０２上に形成されるゲート酸化膜４２０がうすく
なる（図１２（ｂ）中のＡ部）。
合は、図１２（ｂ）に示すように、絶縁基板４０１上の
半導体層４０２のメサエッチングの端が急峻である場
合、ＭＯＳトランジスタを構成するときに、一部で半導
体層４０２上に形成されるゲート酸化膜４２０がうすく
なる（図１２（ｂ）中のＡ部）。
【０００６】さらに、絶縁基板上でメサ型にエッチング
する場合は、図１２（ｃ）に示すように、Ｓｉ層４０２
の下の界面と上部ゲート酸化膜４２０がぶつかる領域が
出るため（図１２（ｃ）中のＢ部）、下の界面の界面準
位などが影響して、リーク電流発生の原因となる。
する場合は、図１２（ｃ）に示すように、Ｓｉ層４０２
の下の界面と上部ゲート酸化膜４２０がぶつかる領域が
出るため（図１２（ｃ）中のＢ部）、下の界面の界面準
位などが影響して、リーク電流発生の原因となる。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
絶縁基板上にメサ構造の半導体層を設け、該半導体層に
一導電型の第１半導体領域を設けるとともに、該半導体
層の端部に、該第１半導体領域と接して該第１半導体領
域よりも不純物濃度の高い該一導電型と同じ導電型の第
２半導体領域を設けたことを特徴とする。
絶縁基板上にメサ構造の半導体層を設け、該半導体層に
一導電型の第１半導体領域を設けるとともに、該半導体
層の端部に、該第１半導体領域と接して該第１半導体領
域よりも不純物濃度の高い該一導電型と同じ導電型の第
２半導体領域を設けたことを特徴とする。
【０００８】本発明の素子分離領域の作製方法は、上記
本発明の半導体装置に好適に用いられるものであり、絶
縁基板上の半導体層上に素子分離領域となる部分を開口
したマスク層を形成し、少なくとも該半導体層において
不純物となる元素を該マスク層をマスクとして該半導体
層にイオン注入した後、素子分離領域部分の半導体層の
除去を行なうことを特徴とする。
本発明の半導体装置に好適に用いられるものであり、絶
縁基板上の半導体層上に素子分離領域となる部分を開口
したマスク層を形成し、少なくとも該半導体層において
不純物となる元素を該マスク層をマスクとして該半導体
層にイオン注入した後、素子分離領域部分の半導体層の
除去を行なうことを特徴とする。
【０００９】
【作用】本発明の半導体装置は、メサ構造の半導体層の
端部に高濃度不純物領域を設けることで、半導体層にＭ
ＯＳトランジスタ等を作製した場合に生ずる半導体層端
部での電流リークを防止し、あるいは半導体層に設けら
れた導電型半導体層の抵抗（バイポーラトランジスタの
場合、コレクタ抵抗）を低減するものである。
端部に高濃度不純物領域を設けることで、半導体層にＭ
ＯＳトランジスタ等を作製した場合に生ずる半導体層端
部での電流リークを防止し、あるいは半導体層に設けら
れた導電型半導体層の抵抗（バイポーラトランジスタの
場合、コレクタ抵抗）を低減するものである。
【００１０】本発明の素子分離領域の作製方法は、レジ
スト等のマスク層のパターニング後、イオン注入によ
り、半導体層に高濃度にイオンを打ち込み、素子分離領
域部分の半導体層を除去をすることにより、自己整合的
に、素子分離とチャネル・ストップ領域等となる高濃度
不純物領域を作成するものである。
スト等のマスク層のパターニング後、イオン注入によ
り、半導体層に高濃度にイオンを打ち込み、素子分離領
域部分の半導体層を除去をすることにより、自己整合的
に、素子分離とチャネル・ストップ領域等となる高濃度
不純物領域を作成するものである。
【００１１】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１２】図１〜図５は、本発明による素子分離領域
の作製方法の一実施例の製造工程を示す図である。図１
に示すように、石英等の絶縁基板１上にＳｉ等の半導体
層２を有するＳＯＩ基板を用意し、ＳＯＩ基板上にレジ
スト１００を積層し、素子分離部となる領域が開口され
るようにレジスト１００をパターンニングする。
の作製方法の一実施例の製造工程を示す図である。図１
に示すように、石英等の絶縁基板１上にＳｉ等の半導体
層２を有するＳＯＩ基板を用意し、ＳＯＩ基板上にレジ
スト１００を積層し、素子分離部となる領域が開口され
るようにレジスト１００をパターンニングする。
【００１３】次に図２に示すように、レジスト１００の
パターンニング後、第１のイオン注入を行なう。このイ
オン注入により、半導体層をアモルファス化する。例え
ば、Ｓｉ半導体層であれば、Ｇｅ，Ｓｎ等のＳｉ中で不
純物とならないVI族元素又はＡｒ等の不活性化元素によ
り、アモルファス化する。III −Ｖ族半導体層であれ
ば、III 族あるいはＶ族元素あるいは不活性元素でアモ
ルファス化する。１０はアモルファス化された領域を示
す。
パターンニング後、第１のイオン注入を行なう。このイ
オン注入により、半導体層をアモルファス化する。例え
ば、Ｓｉ半導体層であれば、Ｇｅ，Ｓｎ等のＳｉ中で不
純物とならないVI族元素又はＡｒ等の不活性化元素によ
り、アモルファス化する。III −Ｖ族半導体層であれ
ば、III 族あるいはＶ族元素あるいは不活性元素でアモ
ルファス化する。１０はアモルファス化された領域を示
す。
【００１４】次に図３に示すように、アモルファス化さ
れた上に、さらに半導体にｎ型あるいはｐ型の不純物と
なる元素を、図中１１に示すごとく、アモルファス領域
１０より深く注入するように加速電圧を決めて第２のイ
オン注入を行なう。この領域１１はデバイスのチャネル
・ストップとして作用する。
れた上に、さらに半導体にｎ型あるいはｐ型の不純物と
なる元素を、図中１１に示すごとく、アモルファス領域
１０より深く注入するように加速電圧を決めて第２のイ
オン注入を行なう。この領域１１はデバイスのチャネル
・ストップとして作用する。
【００１５】次に図４に示すように、レジスト１００を
除去し、更に図５に示すように、アモルファス領域１０
のみを、選択エッチングをする。アモルファス領域のみ
はエッチング速度がはやくなるので、選択エッチングが
できるのである。有機アルカリ、ＨＦ：ＨＮＯ3 混合系
のエッチング剤により、容易にエッチングが可能であ
る。このような選択的なエッチングにより、絶縁分離さ
れた半導体領域３を形成することができる。
除去し、更に図５に示すように、アモルファス領域１０
のみを、選択エッチングをする。アモルファス領域のみ
はエッチング速度がはやくなるので、選択エッチングが
できるのである。有機アルカリ、ＨＦ：ＨＮＯ3 混合系
のエッチング剤により、容易にエッチングが可能であ
る。このような選択的なエッチングにより、絶縁分離さ
れた半導体領域３を形成することができる。
【００１６】以上説明した本実施例では、レジスト・マ
スクにより自己整合的にチャネル・ストップのためのイ
オン注入を行なっているので、チャネル・ストッピング
領域は自己整合的に作成される。
スクにより自己整合的にチャネル・ストップのためのイ
オン注入を行なっているので、チャネル・ストッピング
領域は自己整合的に作成される。
【００１７】図６〜図９は、本発明による素子分離領域
の作製方法の他の実施例の製造工程を示す図である。ま
ず、図６に示すように、図１と同様に、素子分離部とな
る領域が開口されるようにレジスト１００をパターンニ
ングする。
の作製方法の他の実施例の製造工程を示す図である。ま
ず、図６に示すように、図１と同様に、素子分離部とな
る領域が開口されるようにレジスト１００をパターンニ
ングする。
【００１８】次に、図７に示すように、チャネルストッ
プとなる不純物、例として、Ｐ型チャネルストップとし
てリン、Ｎ型チャネルストップとしてボロン等をレジス
ト１００の開口部からイオン注入して領域１１を形成す
る。
プとなる不純物、例として、Ｐ型チャネルストップとし
てリン、Ｎ型チャネルストップとしてボロン等をレジス
ト１００の開口部からイオン注入して領域１１を形成す
る。
【００１９】次に、図８に示すように、ウェット・エッ
チング、あるいはプラズマエッチング等で、シリコン部
が、少し傾斜するように加工しながらＳｉ部をエッチン
グする。
チング、あるいはプラズマエッチング等で、シリコン部
が、少し傾斜するように加工しながらＳｉ部をエッチン
グする。
【００２０】次に、図９に示すように、レジスト剥離を
した後、熱処理して、素子分離チャネルストップ部は完
成し、絶縁分離された半導体領域３が形成される。
した後、熱処理して、素子分離チャネルストップ部は完
成し、絶縁分離された半導体領域３が形成される。
【００２１】以上説明した本発明の素子分離領域の作製
方法によれば、図５または図９に示したように、側部に
高濃度不純物領域１１を有する、素子分離された半導体
領域３を形成することができる。以下、このような素子
分離された半導体領域を用いて構成した半導体装置につ
いて説明する。
方法によれば、図５または図９に示したように、側部に
高濃度不純物領域１１を有する、素子分離された半導体
領域３を形成することができる。以下、このような素子
分離された半導体領域を用いて構成した半導体装置につ
いて説明する。
【００２２】図１０は、本発明をＭＯＳトランジスタに
適用した実施例であり、（ａ）は平面図、（ｂ）は断面
図である。図１０において、１は石英基板、２０はゲー
ト絶縁膜、２１はｐ型チャネルストップ領域、２２はｐ
型の半導体層、３０はゲート電極である。また、４０は
ソース・ドレイン領域、５０はゲート，ソース，ドレイ
ン配線である。本実施例のＭＯＳトランジスタはチャネ
ルストップ２１が半導体層２２の端部に形成されるた
め、デバイス端での電流リークは生じない。
適用した実施例であり、（ａ）は平面図、（ｂ）は断面
図である。図１０において、１は石英基板、２０はゲー
ト絶縁膜、２１はｐ型チャネルストップ領域、２２はｐ
型の半導体層、３０はゲート電極である。また、４０は
ソース・ドレイン領域、５０はゲート，ソース，ドレイ
ン配線である。本実施例のＭＯＳトランジスタはチャネ
ルストップ２１が半導体層２２の端部に形成されるた
め、デバイス端での電流リークは生じない。
【００２３】従来、素子分離領域を形成するため半導体
層をメサ型にエッチングする方法は微細素子分離に向く
かわりに欠点を有している。通常、バルクＳｉが使われ
ている選択酸化法と違い、通常は段差が急峻であり、ゲ
ート電極のエッチング残りが発生しやすい点や、デバイ
スの端において、ゲート電極とチャネルの間に厚い絶縁
膜がないため、デバイス端で、電流リークが生じてしま
う点である。又、チャネル領域のエッヂでゲート絶縁膜
が薄くなってしまい、ゲートリークがおこってしまう欠
点もあった。
層をメサ型にエッチングする方法は微細素子分離に向く
かわりに欠点を有している。通常、バルクＳｉが使われ
ている選択酸化法と違い、通常は段差が急峻であり、ゲ
ート電極のエッチング残りが発生しやすい点や、デバイ
スの端において、ゲート電極とチャネルの間に厚い絶縁
膜がないため、デバイス端で、電流リークが生じてしま
う点である。又、チャネル領域のエッヂでゲート絶縁膜
が薄くなってしまい、ゲートリークがおこってしまう欠
点もあった。
【００２４】前述した本発明の素子分離領域の作製方法
を用いたＭＯＳトランジスタにおいては、微細素子分離
が容易にできる上、チャネルストップが自己整合で半導
体層の端部に形成されるため、デバイス端での電流リー
クは生じない。又、エッヂを傾斜をもたせて加工してい
るため、ゲート酸化膜が薄くなるのを抑制できる。
を用いたＭＯＳトランジスタにおいては、微細素子分離
が容易にできる上、チャネルストップが自己整合で半導
体層の端部に形成されるため、デバイス端での電流リー
クは生じない。又、エッヂを傾斜をもたせて加工してい
るため、ゲート酸化膜が薄くなるのを抑制できる。
【００２５】図１１は、本発明をｎｐｎバイポーラ・ト
ランジスタに適用した実施例を示す断面図である。図１
１において、１は石英基板、５１はコレクタであるｎ型
領域、５２はベースであるｐ型領域、５３はコレクタ抵
抗を下げるためのｎ+ 領域、５４はエミッタであるｎ+
領域、５５はｎ+ ポリＳｉ、５６は絶縁膜である。２０
０はＡｌ等の電極及び配線、３００は層間分離のための
絶縁膜である。
ランジスタに適用した実施例を示す断面図である。図１
１において、１は石英基板、５１はコレクタであるｎ型
領域、５２はベースであるｐ型領域、５３はコレクタ抵
抗を下げるためのｎ+ 領域、５４はエミッタであるｎ+
領域、５５はｎ+ ポリＳｉ、５６は絶縁膜である。２０
０はＡｌ等の電極及び配線、３００は層間分離のための
絶縁膜である。
【００２６】絶縁基板上に、縦型のバイポーラ・トラン
ジスタ（ＢＪＴ）とＭＯＳトランジスタを同時に形成す
るＢｉ−ＣＭＯＳ回路においては、ＭＯＳトランジスタ
のソース・ドレイン容量の低減のため、Ｓｉ層の厚みは
あまり厚くできなく、せいぜい、０．５〜１μｍ程度の
厚みにする必要がある。この厚みのＳｉ層に縦型ＢＪＴ
を形成する場合、抵抗の低い埋め込み領域を形成するこ
とは難しい。そこで本発明においては、ＢＪＴの周辺全
体に不純物が高濃度にドープされた低抵抗領域を形成す
ることとし、図１１に示すように、ｎ+ 領域５３で半導
体層周辺をとりかこみ、コレクタ抵抗を下げている。
ジスタ（ＢＪＴ）とＭＯＳトランジスタを同時に形成す
るＢｉ−ＣＭＯＳ回路においては、ＭＯＳトランジスタ
のソース・ドレイン容量の低減のため、Ｓｉ層の厚みは
あまり厚くできなく、せいぜい、０．５〜１μｍ程度の
厚みにする必要がある。この厚みのＳｉ層に縦型ＢＪＴ
を形成する場合、抵抗の低い埋め込み領域を形成するこ
とは難しい。そこで本発明においては、ＢＪＴの周辺全
体に不純物が高濃度にドープされた低抵抗領域を形成す
ることとし、図１１に示すように、ｎ+ 領域５３で半導
体層周辺をとりかこみ、コレクタ抵抗を下げている。
【００２７】但し、ｎ+ 領域５３は、ＭＯＳトランジス
タのチャネルストップの機能ではなく、上記のように低
抵抗のコレクタを形成する高不純物濃度領域であるの
で、図１で述べた、アモルファス化する元素は、例えば
Ａｓ，Ｐ，ＢＦ2 など、不純物元素でもよい。またアモ
ルファス化されない領域以外にも充分不純物が入ってい
てもよい。
タのチャネルストップの機能ではなく、上記のように低
抵抗のコレクタを形成する高不純物濃度領域であるの
で、図１で述べた、アモルファス化する元素は、例えば
Ａｓ，Ｐ，ＢＦ2 など、不純物元素でもよい。またアモ
ルファス化されない領域以外にも充分不純物が入ってい
てもよい。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、メサ構造の半導体層の端部に高濃度不純物
領域を設けることで、半導体層にＭＯＳトランジスタ等
を作製した場合に生ずる半導体層端部での電流リークを
防止することができ、あるいは半導体層に設けられた導
電型半導体層の抵抗（バイポーラトランジスタの場合、
コレクタ抵抗）を低減することができる。
置によれば、メサ構造の半導体層の端部に高濃度不純物
領域を設けることで、半導体層にＭＯＳトランジスタ等
を作製した場合に生ずる半導体層端部での電流リークを
防止することができ、あるいは半導体層に設けられた導
電型半導体層の抵抗（バイポーラトランジスタの場合、
コレクタ抵抗）を低減することができる。
【００２９】また本発明の素子分離領域の作製方法によ
れば、マスク層のパターニング後、イオン注入により、
半導体層に高濃度にイオンを打ち込み、素子分離領域部
分の半導体層を除去をすることにより、自己整合的に、
素子分離とチャネル・ストップ領域等となる高濃度不純
物領域を作成することができ、微細化素子分離が可能と
なり、素子の小型化が図れる。さらに、素子分離のエッ
チが急峻でなく酸化膜の薄い所ができにくい。
れば、マスク層のパターニング後、イオン注入により、
半導体層に高濃度にイオンを打ち込み、素子分離領域部
分の半導体層を除去をすることにより、自己整合的に、
素子分離とチャネル・ストップ領域等となる高濃度不純
物領域を作成することができ、微細化素子分離が可能と
なり、素子の小型化が図れる。さらに、素子分離のエッ
チが急峻でなく酸化膜の薄い所ができにくい。
【図１】本発明による素子分離領域の作製方法の一実施
例の製造工程を示す図である。
例の製造工程を示す図である。
【図２】本発明による素子分離領域の作製方法の一実施
例の製造工程を示す図である。
例の製造工程を示す図である。
【図３】本発明による素子分離領域の作製方法の一実施
例の製造工程を示す図である。
例の製造工程を示す図である。
【図４】本発明による素子分離領域の作製方法の一実施
例の製造工程を示す図である。
例の製造工程を示す図である。
【図５】本発明による素子分離領域の作製方法の一実施
例の製造工程を示す図である。
例の製造工程を示す図である。
【図６】本発明による素子分離領域の作製方法の他の実
施例の製造工程を示す図である。
施例の製造工程を示す図である。
【図７】本発明による素子分離領域の作製方法の他の実
施例の製造工程を示す図である。
施例の製造工程を示す図である。
【図８】本発明による素子分離領域の作製方法の他の実
施例の製造工程を示す図である。
施例の製造工程を示す図である。
【図９】本発明による素子分離領域の作製方法の他の実
施例の製造工程を示す図である。
施例の製造工程を示す図である。
【図１０】本発明をＭＯＳトランジスタに適用した実施
例であり、（ａ）は平面図、（ｂ）は断面図である。
例であり、（ａ）は平面図、（ｂ）は断面図である。
【図１１】本発明をｎｐｎバイポーラ・トランジスタに
適用した実施例を示す断面図である。
適用した実施例を示す断面図である。
【図１２】（ａ）〜（ｃ）は従来の素子分離領域の構成
による課題を説明するための断面図である。
による課題を説明するための断面図である。
１ 絶縁基板（石英基板） ２ 半導体層 ３ 半導体領域 １０ アモルファス化された領域 １１ 高濃度不純物領域 ２０ ゲート絶縁膜 ２１ ｐ型チャネルストップ領域 ２２ ｐ型の半導体層 ３０ ゲート電極 ４０ ソース・ドレイン領域 ５０ ゲート，ソース，ドレイン配線 ５１ ｎ型領域 ５２ ｐ型領域 ５３ ｎ+ 領域 ５４ ｎ+ 領域 ５５ ｎ+ ポリＳｉ ５６ 絶縁膜 １００ レジスト ２００ Ａｌ等の電極及び配線 ３００ 絶縁膜 ４０１ 絶縁基板 ４０２ 半導体層 ４２０ ゲート絶縁膜 ４３０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ
Claims (6)
- 【請求項１】 絶縁基板上にメサ構造の半導体層を設
け、該半導体層に一導電型の第１半導体領域を設けると
ともに、該半導体層の端部に、該第１半導体領域と接し
て該第１半導体領域よりも不純物濃度の高い該一導電型
と同じ導電型の第２半導体領域を設けたことを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第１半導体領域は絶縁ゲート型トランジスタのチャネ
ル領域であり、該チャネル領域上に絶縁膜を介してゲー
ト電極が設けられていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記第１半導体領域はバイポーラトランジスタのコレクタ
領域であり、前記絶縁基板側から該コレクタ領域、エミ
ッタ領域、ベース領域が設けられていることを特徴とす
る半導体装置。 - 【請求項４】 絶縁基板上にメサ構造の半導体層を複数
設け、 前記複数のメサ構造の半導体層のうちの少なくとも一つ
に絶縁ゲート型トランジスタを形成し、半導体層の端部
に、該絶縁ゲート型トランジスタのチャネル領域と接し
て該チャネル領域よりも不純物濃度の高い該チャネル領
域と同じ導電型の半導体領域を設け、 前記複数のメサ構造の半導体層のうちの他の少なくとも
一つにバイポーラトランジスタを形成し、半導体層の端
部に、該バイポーラトランジスタのコレクタ領域と接し
て該コレクタ領域よりも不純物濃度の高い該コレクタ領
域と同じ導電型の半導体領域を設けたことを特徴とする
半導体装置。 - 【請求項５】 絶縁基板上の半導体層上に素子分離領域
となる部分を開口したマスク層を形成し、少なくとも該
半導体層において不純物となる元素を該マスク層をマス
クとして該半導体層にイオン注入した後、素子分離領域
部分の半導体層の除去を行なうことを特徴とする素子分
離領域の作製方法。 - 【請求項６】 請求項５記載の素子分離領域の作製方法
において、マスク層の開口後、半導体層の厚み全体がア
モルファス化するに充分なイオン注入を行なうことを特
徴とする素子分離領域の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152047A JPH0817912A (ja) | 1994-07-04 | 1994-07-04 | 半導体装置及び素子分離領域の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152047A JPH0817912A (ja) | 1994-07-04 | 1994-07-04 | 半導体装置及び素子分離領域の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817912A true JPH0817912A (ja) | 1996-01-19 |
Family
ID=15531898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6152047A Pending JPH0817912A (ja) | 1994-07-04 | 1994-07-04 | 半導体装置及び素子分離領域の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203136A (ja) * | 2005-01-24 | 2006-08-03 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1994
- 1994-07-04 JP JP6152047A patent/JPH0817912A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203136A (ja) * | 2005-01-24 | 2006-08-03 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP4673072B2 (ja) * | 2005-01-24 | 2011-04-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
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