JP2006173296A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2006173296A JP2006173296A JP2004362473A JP2004362473A JP2006173296A JP 2006173296 A JP2006173296 A JP 2006173296A JP 2004362473 A JP2004362473 A JP 2004362473A JP 2004362473 A JP2004362473 A JP 2004362473A JP 2006173296 A JP2006173296 A JP 2006173296A
- Authority
- JP
- Japan
- Prior art keywords
- region
- trench groove
- main surface
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000012212 insulator Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 239000002344 surface layer Substances 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 239000011521 glass Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 実装面積と部品点数を低減し、１個あたりのパワー半導体への高熱化を防止できる半導体装置を得る。
【解決手段】 本発明の半導体装置は、半導体基板１の第１主面からコレクタ層20まで達し絶縁体21で埋め込まれた第２トレンチ溝11と、第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域12,13と、第１主面の領域12,13の外縁と第１トレンチ溝との間に設けたｐバッファ層23と、エミッタ領域17上とエミッタ電極19とで構成された縦型半導体である第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタと、第２主面から２つの「ロ」の字状領域を囲むようにｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝22とを備えたものである。
【選択図】 図２
【解決手段】 本発明の半導体装置は、半導体基板１の第１主面からコレクタ層20まで達し絶縁体21で埋め込まれた第２トレンチ溝11と、第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域12,13と、第１主面の領域12,13の外縁と第１トレンチ溝との間に設けたｐバッファ層23と、エミッタ領域17上とエミッタ電極19とで構成された縦型半導体である第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタと、第２主面から２つの「ロ」の字状領域を囲むようにｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝22とを備えたものである。
【選択図】 図２
Description
本発明は、電力変換に用いられる半導体装置およびその製造方法に関する。
従来、電力変換に用いられインバータの回路を図３０に示す。この回路はＩＧＢＴ(Insulated Gate Bipolar Transistor)などの縦型パワー半導体２７とフリーホイールダイオード２８を１組として合計６組で構成されている。これらの組を回路基板２９上に実装した配線構造を図３１に示す。この実装方法では、ＩＧＢＴなどの縦型パワー半導体３０および縦型パワー半導体のフリーホイールダイオード３１は、それぞれ個別に回路基板２９のパターン３２上に実装され、ワイヤボンディング３３によって配線される。またＩＧＢＴなどの縦型パワー半導体３０のゲート端子３４は、ドライブＩＣ ３５に接続されている。このような従来のインバータ回路の縦型パワー半導体の実装方法では、ＩＧＢＴまたはバイポーラトランジスタとフリーホイールダイオードはそれぞれ個別に回路基板のパターン上に実装されるため実装面積が広くなっていた。またパワー半導体の小型化によって、スイッチング動作時のパワー半導体自身の発熱で高温化するため、パワー半導体とパターンの間に熱伝導の高い金属板ヒートスプレッダを必要とし部品点数および工程の増加する問題があった。
この対策として、縦型パワー半導体と横型半導体で構成された制御回路間にガードリング層や終端層を用いて絶縁領域を形成し、同一半導体基板内に作りこむことで上記の問題とコストの問題の解決をはかっているものがある（例えば、特許文献１）。
また、半導体基板の底面と、となりあう横型パワー半導体の間に絶縁層を形成することで、横型パワー半導体を個別に動作させることを提案しているものがある（例えば、特許文献２）。
特開平１０−２５６５４２（第６項 図２）
特許２７８８２６９ （第８項 図１）
この対策として、縦型パワー半導体と横型半導体で構成された制御回路間にガードリング層や終端層を用いて絶縁領域を形成し、同一半導体基板内に作りこむことで上記の問題とコストの問題の解決をはかっているものがある（例えば、特許文献１）。
また、半導体基板の底面と、となりあう横型パワー半導体の間に絶縁層を形成することで、横型パワー半導体を個別に動作させることを提案しているものがある（例えば、特許文献２）。
しかし、特許文献１でおよび特許文献２の手法では、複数の縦型パワー半導体を同一半導体基板に形成し、独立してスイッチング動作させることができず、パワー半導体の小型化によるパワー半導体自身の高熱化とその熱による制御回路の熱暴走の可能性を含んでいる。
本発明はこのような問題点に鑑みてなされたものであり、従来個別に実装していた複数の縦型パワー半導体と横型パワー半導体および横型半導体で構成された制御回路を、それぞれ個別に動作できるように単一の半導体基板内に作りこみ、実装面積と部品点数を低減し、ひとつのパワー半導体の発熱を半導体基板全体に発散し１個あたりのパワー半導体への高熱化を防止できる半導体装置を提供することを目的とする。
本発明はこのような問題点に鑑みてなされたものであり、従来個別に実装していた複数の縦型パワー半導体と横型パワー半導体および横型半導体で構成された制御回路を、それぞれ個別に動作できるように単一の半導体基板内に作りこみ、実装面積と部品点数を低減し、ひとつのパワー半導体の発熱を半導体基板全体に発散し１個あたりのパワー半導体への高熱化を防止できる半導体装置を提供することを目的とする。
上記問題を解決するため、本発明は、次のようにしたものである。
請求項１に記載の発明は、半導体基板の一方面の第１主面および他方面の第２主面に形成され、前記第１主面の表面層に形成したベース領域と、前記第１主面の表面から前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成されたエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記第２主面の表面層全域に形成されたコレクタ領域と、前記コレクタ領域の表面に形成されたコレクタ電極とを具備する半導体装置において、
前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体である第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタと、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝とを具備したものである。
請求項２に記載の発明は、前記第３トレンチ溝によって囲まれた領域をなくとも２つとしたものである。
請求項３に記載の発明は、前記第３トレンチ溝によって囲まれた領域を縦型半導体のＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである
請求項４に記載の発明は、前記第３トレンチ溝によって囲まれた領域を横型半導体のＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである。
請求項５に記載の発明は、前記第３トレンチ溝によって囲まれた領域を、縦型半導体と横型半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである。
請求項６に記載の発明は、半導体基板の一方面の第１主面および他方面の第２主面に形成するもので、前記第１主面の表面層にベース領域を形成する工程と、前記第１主面の表面から前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝を形成しその側面と接し、かつ選択的にエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記第２主面の表面層全域にコレクタ領域を形成する工程と、前記コレクタ領域の表面にコレクタ電極を形成する工程とを具備する半導体装置において、前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝を形成する工程と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域を形成する工程と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層を形成する工程と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体の第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタを形成する工程と、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝を形成する工程とを具備するものである。
請求項１に記載の発明は、半導体基板の一方面の第１主面および他方面の第２主面に形成され、前記第１主面の表面層に形成したベース領域と、前記第１主面の表面から前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成されたエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記第２主面の表面層全域に形成されたコレクタ領域と、前記コレクタ領域の表面に形成されたコレクタ電極とを具備する半導体装置において、
前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体である第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタと、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝とを具備したものである。
請求項２に記載の発明は、前記第３トレンチ溝によって囲まれた領域をなくとも２つとしたものである。
請求項３に記載の発明は、前記第３トレンチ溝によって囲まれた領域を縦型半導体のＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである
請求項４に記載の発明は、前記第３トレンチ溝によって囲まれた領域を横型半導体のＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである。
請求項５に記載の発明は、前記第３トレンチ溝によって囲まれた領域を、縦型半導体と横型半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードとしたものである。
請求項６に記載の発明は、半導体基板の一方面の第１主面および他方面の第２主面に形成するもので、前記第１主面の表面層にベース領域を形成する工程と、前記第１主面の表面から前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝を形成しその側面と接し、かつ選択的にエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記第２主面の表面層全域にコレクタ領域を形成する工程と、前記コレクタ領域の表面にコレクタ電極を形成する工程とを具備する半導体装置において、前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝を形成する工程と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域を形成する工程と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層を形成する工程と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体の第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタを形成する工程と、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝を形成する工程とを具備するものである。
請求項１、２および６に記載の発明によると、ひとつの半導体基板に２つの縦型パワー半導体を作りこむことができ、それぞれを個別にスイッチング動作させることができるので、従来複数のパワー半導体が実装されていたインバータやサーボ用のパワーデバイスを小型化でき、また１つのパワー素子のスイッチングによる発熱を半導体基板全体に拡散できるため熱集中による暴走を防ぐことが可能となる。
請求項３および４に記載の発明によると、縦型パワー半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードを作りこむことができるので、従来複数のパワー半導体が実装されていたインバータやサーボ用のパワーデバイスを小型化でき、また１つのパワー素子のスイッチングによる発熱を半導体基板全体に拡散できるため熱集中による暴走を防ぐことが可能となる。
請求項５に記載の発明によると、縦型パワー半導体と横型パワー半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードを作りこむことができるので、異なる構造のパワー半導体同士で構成されたパワーデバイスなど電気回路を小型することができ、また１つのパワー素子のスイッチングによる発熱を半導体基板全体に拡散できるため熱集中による暴走を防ぐことが可能となる。
請求項３および４に記載の発明によると、縦型パワー半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードを作りこむことができるので、従来複数のパワー半導体が実装されていたインバータやサーボ用のパワーデバイスを小型化でき、また１つのパワー素子のスイッチングによる発熱を半導体基板全体に拡散できるため熱集中による暴走を防ぐことが可能となる。
請求項５に記載の発明によると、縦型パワー半導体と横型パワー半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードを作りこむことができるので、異なる構造のパワー半導体同士で構成されたパワーデバイスなど電気回路を小型することができ、また１つのパワー素子のスイッチングによる発熱を半導体基板全体に拡散できるため熱集中による暴走を防ぐことが可能となる。
以下、本発明の方法の具体的実施例について、図に基づいて説明する。
本発明の実施例１の半導体装置を図１に示す。図において、１は半導体基板、２はｎ型半導体基板１の一方の面である第１主面、３はｎ型半導体基板１の他方の面である第２主面、１１は第２トレンチ溝、１２はＡ領域、１３はＢ領域、１４は第１トレンチ溝、２２は第３トレンチ溝、２５は中央耐圧領域、２６は外縁耐圧領域である。
図２は、図１のＡ-Ａ’面からみた断面図で、この半導体装置がトレンチゲート型バイポーラトランジスタ構造のパワー半導体である。図において、１０はｎドリフト領域、１１は第２トレンチ溝、１２はＡ領域、１３はＢ領域、１４は第１トレンチ溝、１５はゲート酸化膜（絶縁膜）、１６はｐベース領域、１７はｎエミッタ領域、１８はゲート電極、１９はエミッタ電極、２０はｐコレクタ領域、２１は絶縁体、２２は第３トレンチ溝、２３はｐバッファ領域、２４はコレクタ電極である。
ｎ型半導体基板１の第１主面２に「ロ」字状の第２トレンチ溝１１と、裏面である第２主面３から「日」字上の第３トレンチ溝２２が形成されており、「日」字の中に入るように「ロ」字状の第２トレンチ溝１１が形成されている。ＩＧＢＴ、バイポーラトランジスタ、フリーホイールダイオードなど縦型パワー半導体を第２トレンチ溝１１で囲まれたＡ領域１２およびＢ領域１３を形成し、それぞれのパワー半導体間の耐圧は、第２トレンチ溝１１と第３トレンチ溝２２によって構成される中央耐圧領域２５と外縁耐圧領域２６によって維持されている。
図２は、図１のＡ-Ａ’面からみた断面図で、この半導体装置がトレンチゲート型バイポーラトランジスタ構造のパワー半導体である。図において、１０はｎドリフト領域、１１は第２トレンチ溝、１２はＡ領域、１３はＢ領域、１４は第１トレンチ溝、１５はゲート酸化膜（絶縁膜）、１６はｐベース領域、１７はｎエミッタ領域、１８はゲート電極、１９はエミッタ電極、２０はｐコレクタ領域、２１は絶縁体、２２は第３トレンチ溝、２３はｐバッファ領域、２４はコレクタ電極である。
ｎ型半導体基板１の第１主面２に「ロ」字状の第２トレンチ溝１１と、裏面である第２主面３から「日」字上の第３トレンチ溝２２が形成されており、「日」字の中に入るように「ロ」字状の第２トレンチ溝１１が形成されている。ＩＧＢＴ、バイポーラトランジスタ、フリーホイールダイオードなど縦型パワー半導体を第２トレンチ溝１１で囲まれたＡ領域１２およびＢ領域１３を形成し、それぞれのパワー半導体間の耐圧は、第２トレンチ溝１１と第３トレンチ溝２２によって構成される中央耐圧領域２５と外縁耐圧領域２６によって維持されている。
未拡散層としてｎ-ドリフト層１０を持つｎ型半導体基板１に、第２トレンチ溝２で囲まれたＡ領域１２およびＢ領域１３の第１主面に第１トレンチ溝１４を形成し、この第１トレンチ溝１４の側壁と底面にゲート酸化膜１５を形成し、この第１トレンチ溝１４に挟まれるｎ型半導体基板１の第１主面２の表面層にｐベース領域１６を形成し、このｐベース領域１６の第１主面側の表面に、第１トレンチ溝１４と接するように選択的にｎエミッタ領域１７を形成し、前記第１トレンチ溝１４のゲート酸化膜１５上にゲート電極１８となるポリシリコンを充填し、ｎエミッタ領域１７上にエミッタ電極１９を形成する。
第２トレンチ溝１１は、Ａ領域１２およびＢ領域１３を囲むように、かつ第２主面のｐコレクタ領域２０に達するまで形成される。その内部には絶縁体２１が充填されている。絶縁体２１は、ＳｉＯ2やＳｉ3Ｎ4など他の絶縁体の使用も可能である。
第３トレンチ溝２２は、第２主面３からｐバッファ領域２３に到達するまで深さで、第２トレンチ溝１１の外周を囲むように形成する。また第２主面３の全体にコレクタ電極２４を形成する。
第２トレンチ溝１１と第３トレンチ溝２２によってＡ領域１２とＢ領域１３の間に中央耐圧領域２５を、ｎ型半導体基板１の周囲に外縁耐圧領域２６を形成する。
第２トレンチ溝１１は、Ａ領域１２およびＢ領域１３を囲むように、かつ第２主面のｐコレクタ領域２０に達するまで形成される。その内部には絶縁体２１が充填されている。絶縁体２１は、ＳｉＯ2やＳｉ3Ｎ4など他の絶縁体の使用も可能である。
第３トレンチ溝２２は、第２主面３からｐバッファ領域２３に到達するまで深さで、第２トレンチ溝１１の外周を囲むように形成する。また第２主面３の全体にコレクタ電極２４を形成する。
第２トレンチ溝１１と第３トレンチ溝２２によってＡ領域１２とＢ領域１３の間に中央耐圧領域２５を、ｎ型半導体基板１の周囲に外縁耐圧領域２６を形成する。
つぎに、本発明の半導体装置の製造方法について、図３から図２２を用いて説明する。
図３から図７において、３７は初期酸化膜、３８は開口部、３９はボロンソース、４０はボロンガラスである。
（１）未拡散層がｎ-ドリフト層１０であるｎ型半導体基板１ａ（ＦＺウェハ）の表面の第１主面２に初期酸化膜３７を形成し、ｐバッファ領域を形成する領域上を選択的にエッチングし開口部３８を形成する（図３）。
（２）次に、ボロンソース３９を塗布し（図４）、１２００℃以上の温度においてボロンを拡散してｐバッファ領域２３を形成する（図５）。
（３）ボロンガラス４０を除去後、第１主面に酸化膜を塗布しｐベース領域１６を形成する領域を選択的にエッチングし開口部３８を形成する（図６）。
（４）ｐバッファ領域２３を形成と同様に、ボロンソース３９を塗布後、１２００℃以上の温度においてボロンを拡散してｐベース領域１６を形成し（図７）、その後、図７のボロンガラス４０を除去する（図８）。
（５）ついで、ＲＩＥ(Reactive Ion Etching)プロセス、またはドライエッチングプロセスなどを用いて第１主面２側から図９に示すように「ロ」字型に第２トレンチ溝１１を形成し（図１０）、第２トレンチ溝１１内を埋めるように絶縁体２１を堆積させる（図１１）。絶縁体２１は、ＳｉＯ2やＳｉ3Ｎ4など他の絶縁体の使用も可能である。
（６）第１主面２上に堆積した絶縁体２１は、例えばＣＭＰ(Chemical Mechanical Polishing)プロセスによって除去する（図１２）。
（７）第２トレンチ溝１１の形成と同様に、ＲＩＥ(Reactive Ion Etching)プロセス、またはドライエッチングプロセスなどを用いて第１主面２側からｐベース領域１６を貫くように第１トレンチ溝１４を形成し（図１３）、第１トレンチ溝１４の表面にゲート酸化膜１５を形成する（図１４）。第１主面２上のゲート酸化膜１５を除去後、第１トレンチ溝１４の表面のゲート酸化膜１５を介して第１トレンチ溝１４にポリシリコンを充填しゲート電極１８を形成する。その後、ｎエミッタ領域１７を形成する（図１５）。
（８）次に層間絶縁膜４１を形成し、エミッタ電極１９を形成する（図１６）。
（９）次に、第２主面３にｐバッファ領域２３と同じ手法でｐコレクタ領域２０を形成する（図１７）。
（１０）ついで、第１トレンチ溝および第２トレンチ溝と同様の手法で第２主面３からｐバッファ領域２３に達する第３トレンチ溝２２を形成し（図１８）、第３トレンチ溝２２内を埋めるように絶縁体２１を堆積させる（図１９）。第３トレンチ溝２２は、第２主面３から見た時「日」字形状となる（図２０）。
（１１）つづいて第２主面３上に堆積した絶縁体２１は、例えばＣＭＰ(Chemical Mechanical Polishing)プロセスによって除去する（図２１）。
（１２）次に蒸着またはスパッタによってコレクタ電極２４を形成しウェハをチップ化する。そうすると、個別にスイッチング動作させることができる２つのトレンチゲート型バイポーラトランジスタを組み込んだ半導体が製造される（図２２）。
図３から図７において、３７は初期酸化膜、３８は開口部、３９はボロンソース、４０はボロンガラスである。
（１）未拡散層がｎ-ドリフト層１０であるｎ型半導体基板１ａ（ＦＺウェハ）の表面の第１主面２に初期酸化膜３７を形成し、ｐバッファ領域を形成する領域上を選択的にエッチングし開口部３８を形成する（図３）。
（２）次に、ボロンソース３９を塗布し（図４）、１２００℃以上の温度においてボロンを拡散してｐバッファ領域２３を形成する（図５）。
（３）ボロンガラス４０を除去後、第１主面に酸化膜を塗布しｐベース領域１６を形成する領域を選択的にエッチングし開口部３８を形成する（図６）。
（４）ｐバッファ領域２３を形成と同様に、ボロンソース３９を塗布後、１２００℃以上の温度においてボロンを拡散してｐベース領域１６を形成し（図７）、その後、図７のボロンガラス４０を除去する（図８）。
（５）ついで、ＲＩＥ(Reactive Ion Etching)プロセス、またはドライエッチングプロセスなどを用いて第１主面２側から図９に示すように「ロ」字型に第２トレンチ溝１１を形成し（図１０）、第２トレンチ溝１１内を埋めるように絶縁体２１を堆積させる（図１１）。絶縁体２１は、ＳｉＯ2やＳｉ3Ｎ4など他の絶縁体の使用も可能である。
（６）第１主面２上に堆積した絶縁体２１は、例えばＣＭＰ(Chemical Mechanical Polishing)プロセスによって除去する（図１２）。
（７）第２トレンチ溝１１の形成と同様に、ＲＩＥ(Reactive Ion Etching)プロセス、またはドライエッチングプロセスなどを用いて第１主面２側からｐベース領域１６を貫くように第１トレンチ溝１４を形成し（図１３）、第１トレンチ溝１４の表面にゲート酸化膜１５を形成する（図１４）。第１主面２上のゲート酸化膜１５を除去後、第１トレンチ溝１４の表面のゲート酸化膜１５を介して第１トレンチ溝１４にポリシリコンを充填しゲート電極１８を形成する。その後、ｎエミッタ領域１７を形成する（図１５）。
（８）次に層間絶縁膜４１を形成し、エミッタ電極１９を形成する（図１６）。
（９）次に、第２主面３にｐバッファ領域２３と同じ手法でｐコレクタ領域２０を形成する（図１７）。
（１０）ついで、第１トレンチ溝および第２トレンチ溝と同様の手法で第２主面３からｐバッファ領域２３に達する第３トレンチ溝２２を形成し（図１８）、第３トレンチ溝２２内を埋めるように絶縁体２１を堆積させる（図１９）。第３トレンチ溝２２は、第２主面３から見た時「日」字形状となる（図２０）。
（１１）つづいて第２主面３上に堆積した絶縁体２１は、例えばＣＭＰ(Chemical Mechanical Polishing)プロセスによって除去する（図２１）。
（１２）次に蒸着またはスパッタによってコレクタ電極２４を形成しウェハをチップ化する。そうすると、個別にスイッチング動作させることができる２つのトレンチゲート型バイポーラトランジスタを組み込んだ半導体が製造される（図２２）。
このようにして作製された半導体装置の中央耐圧領域２５および外縁耐圧領域２６の拡大断面を図２３および図２４示す。図において、４１〜４６はダイオードである。
中央耐圧領域２５には、第２トレンチ溝１１と第３トレンチ溝２２およびｐバッファ領域２３によってダイオード４０〜４３が形成される。Ａ領域１２からＢ領域１３に対してダイオード４０とダイオード４３が耐圧を維持し、逆にＢ領域１３からＡ領域１２に対する耐圧はダイオード４１とダイオード４２が対応する（図２３）。一方、外縁耐圧領域２６では、ダイオード４４とダイオード４５の２個ダイオードが対向して形成されており、Ａ領域１２およびＢ領域１３の耐圧を向上させ、漏れ電流を低減することができる（図２４）。
中央耐圧領域２５には、第２トレンチ溝１１と第３トレンチ溝２２およびｐバッファ領域２３によってダイオード４０〜４３が形成される。Ａ領域１２からＢ領域１３に対してダイオード４０とダイオード４３が耐圧を維持し、逆にＢ領域１３からＡ領域１２に対する耐圧はダイオード４１とダイオード４２が対応する（図２３）。一方、外縁耐圧領域２６では、ダイオード４４とダイオード４５の２個ダイオードが対向して形成されており、Ａ領域１２およびＢ領域１３の耐圧を向上させ、漏れ電流を低減することができる（図２４）。
一方、特許文献１では、ガードリングなど耐圧領域を形成することで縦型パワー半導体と横型の制御回路を同一半導体基板中に形成し、それぞれを個別に動作させることができる。しかし、ガードリングによる耐圧領域は、制御回路が形成されている半導体基板の第１主面付近だけであり、第２主面までには至らない。同一半導体基板中の複数の縦型パワー半導体を個別に動作させるには、縦型パワー半導体の間を中央耐圧領域２５のように第１主面から第２主面に至る耐圧領域を必要とする。そのため特許文献１の方法では、本発明のような複数の縦型パワー半導体間をひとつの半導体基板中に形成して、個別動作させることはできない。
また、特許文献２は、横型半導体間を絶縁膜で絶縁するとともに、第１主面と第２主面の間に絶縁膜を形成しているため、縦型半導体そのものを形成することは不可能であり、本発明のように縦型パワー半導体の場合には適用することができない。
本発明の実施例２の半導体装置を図２５に示す。図２５は、Ａ領域１２に縦型パワー半導体の構造を持つトレンチゲート型バイポーラトランジスタを、Ｂ領域１３にフリーホイールダイオードをそれぞれ組合せた場合の断面を示す。図において、４７はｐ-ドリフト領域、４８はアノード電極、４９はコレクタ電極 兼 カソード電極である。
Ｂ領域１３の第１主面２にはｐ-ドリフト領域４７が形成され、その表面にアノード電極４８を形成する。第２主面３側にはｎ-ドリフト領域１０を形成し、中央耐圧領域２５の第３トレンチ溝２２の第２主面側にｐバッファ領域２３を形成することを特徴とする。第２主面３の表面の電極はコレクタ電極兼カソード電極４９である。
第２トレンチ溝１１、第３トレンチ溝２２によって構成される中央耐圧領域２５、外縁耐圧領域２６によってひとつの半導体基板上に、Ａ領域１２のように３つ以上の縦型パワー半導体を形成する領域を形成することができる。
Ｂ領域１３の第１主面２にはｐ-ドリフト領域４７が形成され、その表面にアノード電極４８を形成する。第２主面３側にはｎ-ドリフト領域１０を形成し、中央耐圧領域２５の第３トレンチ溝２２の第２主面側にｐバッファ領域２３を形成することを特徴とする。第２主面３の表面の電極はコレクタ電極兼カソード電極４９である。
第２トレンチ溝１１、第３トレンチ溝２２によって構成される中央耐圧領域２５、外縁耐圧領域２６によってひとつの半導体基板上に、Ａ領域１２のように３つ以上の縦型パワー半導体を形成する領域を形成することができる。
図２６は、本実施例の半導体装置を用いたインバータ回路の例である。Ｐ側のＵ、Ｖ、Ｗの３相が形成されている半導体基板１ａのＡ領域１２にはトレンチゲート型バイポーラトランジスタがＢ領域１３にはフリーホイルダイオードが形成され、回路基板２９のパターン３２上に実装されている。一方、Ｎ側はＵ、Ｖ、Ｗ相の各相毎に半導体基板１ａが分れており、それぞれのＡ領域１２にはトレンチゲート型バイポーラトランジスタが、Ｂ領域１３にはフリーホイールダイオードが形成され、半導体基板１ａのパターン３２上に実装されている。各半導体およびパターンは、回路に従ってワイヤボンディング３３で結線され、またトレンチゲート型バイポーラトランジスタのゲートもワイヤボンディング３３によってドライブＩＣ３５と結線されている。
このような１枚の半導体基板に複数の縦型パワー半導体を形成することで、部品点数の削減と、１個あたりの半導体への熱集中を緩和することが可能となる。
このような１枚の半導体基板に複数の縦型パワー半導体を形成することで、部品点数の削減と、１個あたりの半導体への熱集中を緩和することが可能となる。
一方、特許文献１では、実施例１で述べたように、本発明のような複数の縦型パワー半導体間をひとつの半導体基板中に形成して、個別動作させることはできない。また、特許文献２においても、縦型半導体そのものを形成することは不可能であり、本発明のように縦型パワー半導体の場合には適用することができない。
本発明の実施例３の半導体装置を図２７に示す。図２７は、Ａ領域１２とＢ領域１３の両方が縦型パワー半導体の構造を持つフリーホイールダイオードである場合の断面を示す。図において、５０はカソード電極である。
Ａ領域１２とＢ領域１３の第１主面２にはｐ-ドリフト領域４７が形成され、その表面にアノード電極４８を形成する。第２主面３にはｎ-ドリフト領域１０が形成され、その表面にカソード電極５１を形成する。中央耐圧領域２５の第３トレンチ溝２２の第２主面３側に第２トレンチ溝１１と接触するｐバッファ領域２３を形成している。
Ａ領域１２とＢ領域１３の第１主面２にはｐ-ドリフト領域４７が形成され、その表面にアノード電極４８を形成する。第２主面３にはｎ-ドリフト領域１０が形成され、その表面にカソード電極５１を形成する。中央耐圧領域２５の第３トレンチ溝２２の第２主面３側に第２トレンチ溝１１と接触するｐバッファ領域２３を形成している。
図２８は、本実施例の他部位の断面を示す。Ａ領域１２とＢ領域１３の両方が縦型パワー半導体の構造を持つフリーホイールダイオードであり、かつ極性が逆の場合である。図において、５１はアノード電極 兼 カソード電極である。
Ａ領域１２の第１主面２にはｐ-ドリフト領域４６が形成される一方、その表面にアノード電極４８を形成する。第２主面３側はｎ-ドリフト領域１０が形成される。Ｂ領域１３の第１主面２にはｎ-ドリフト領域１０が形成され、その表面にカソード電極５０を形成する。第２主面３側はｐ-ドリフト領域４７が形成される。第２主面側において第３トレンチ溝２２のＡ領域１２側に第２トレンチ溝１１の底面と接触するｐバッファ領域２３を形成することを特徴とする。第２主面３の全面にＡ領域１２のダイオードとＢ領域１３のダイオードのアノード電極 兼 カソード電極５１を形成している。
Ａ領域１２の第１主面２にはｐ-ドリフト領域４６が形成される一方、その表面にアノード電極４８を形成する。第２主面３側はｎ-ドリフト領域１０が形成される。Ｂ領域１３の第１主面２にはｎ-ドリフト領域１０が形成され、その表面にカソード電極５０を形成する。第２主面３側はｐ-ドリフト領域４７が形成される。第２主面側において第３トレンチ溝２２のＡ領域１２側に第２トレンチ溝１１の底面と接触するｐバッファ領域２３を形成することを特徴とする。第２主面３の全面にＡ領域１２のダイオードとＢ領域１３のダイオードのアノード電極 兼 カソード電極５１を形成している。
一方、特許文献１では、実施例１で述べたように、本発明のような複数の縦型パワー半導体間をひとつの半導体基板中に形成して、個別動作させることはできない。また、特許文献２においても、縦型半導体そのものを形成することは不可能であり、本発明のように縦型パワー半導体の場合には適用することができない。
本発明の実施例４の半導体装置を図２９に示す。図２９は、Ａ領域１２に縦型パワー半導体の構造を持つトレンチゲート型バイポーラトランジスタを、Ｂ領域１３に横型パワー半導体のＭＯＳ-ＦＥＴをそれぞれ設けた場合の断面を示す。図において、５２はｎドレイン領域、５３はｎソース領域、５４はドレイン電極である。
Ａ領域１２は、実施例２のＡ領域１２と同じである。Ｂ領域１３の未拡散層はｐ-ドリフト領域４６であり、第１主面２に選択的にｎドレイン領域５２、ｎソース領域５３を形成し、ｎドレイン領域５２とｎソース領域５３の第１主面２上にそれぞれドレイン電極５４とソース電極５５を形成する。このｎドレイン領域５２とｎソース領域５３の間の第１主面上にゲート酸化膜１５を挟んでゲート電極１８を形成する。Ｂ領域１３の第２主面３上には絶縁体２１を形成する。
第２トレンチ溝１１、第３トレンチ溝２２によって構成される中央耐圧領域２５、外縁耐圧領域２６によってひとつの半導体基板上に、ひとつの半導体基板に縦型パワー半導体と横型パワー半導体をそれぞれ２つ以上形成し、個別に動作させることが可能である。
Ａ領域１２は、実施例２のＡ領域１２と同じである。Ｂ領域１３の未拡散層はｐ-ドリフト領域４６であり、第１主面２に選択的にｎドレイン領域５２、ｎソース領域５３を形成し、ｎドレイン領域５２とｎソース領域５３の第１主面２上にそれぞれドレイン電極５４とソース電極５５を形成する。このｎドレイン領域５２とｎソース領域５３の間の第１主面上にゲート酸化膜１５を挟んでゲート電極１８を形成する。Ｂ領域１３の第２主面３上には絶縁体２１を形成する。
第２トレンチ溝１１、第３トレンチ溝２２によって構成される中央耐圧領域２５、外縁耐圧領域２６によってひとつの半導体基板上に、ひとつの半導体基板に縦型パワー半導体と横型パワー半導体をそれぞれ２つ以上形成し、個別に動作させることが可能である。
一方、特許文献１では、実施例１で述べたように、本発明のような複数の縦型パワー半導体間をひとつの半導体基板中に形成して、個別動作させることはできない。また、特許文献２においても、縦型半導体そのものを形成することは不可能であり、本発明のように縦型パワー半導体の場合には適用することができない。
本発明は、インバータなどの電気的な容量の大きい製品用の半導体だけでなく、制御素子など低電圧、小容量のデバイスにも適用することができる。
１ 半導体基板
１ａ 半導体基板（ＦＺウェハ）
２ 第１主面
３ 第２主面
１０ ｎドリフト領域
１１ 第２トレンチ溝
１２ Ａ領域
１３ Ｂ領域
１４ 第１トレンチ溝
１５ ゲート酸化膜
１６ ｐベース領域
１７ ｎエミッタ領域
１８ ゲート電極
１９ エミッタ電極
２０ ｐコレクタ領域
２１ 絶縁体
２２ 第３トレンチ溝
２３ ｐバッファ領域
２４ コレクタ電極
２５ 中央耐圧領域
２６ 外縁耐圧領域
２７、３０ 縦型パワー半導体（ＩＧＢＴ）
２８、３１ フリーホイールダイオード
２９ 回路基板
３２ パターン
３３ ワイヤボンディング
３４ ゲート端子
３５ ドライブＩＣ
３７ 初期酸化膜
３８ 開口部
３９ ボロンソース
４０ ボロンガラス
４１〜４６ ダイオード
４７ ｐ-ドリフト領域
４８ アノード電極
４９ コレクタ電極 兼 カソード電極
５０ カソード電極
５１ アノード電極 兼 カソード電極
５２ ｎドレイン領域
５３ ｎソース領域
５４ ドレイン電極
１ａ 半導体基板（ＦＺウェハ）
２ 第１主面
３ 第２主面
１０ ｎドリフト領域
１１ 第２トレンチ溝
１２ Ａ領域
１３ Ｂ領域
１４ 第１トレンチ溝
１５ ゲート酸化膜
１６ ｐベース領域
１７ ｎエミッタ領域
１８ ゲート電極
１９ エミッタ電極
２０ ｐコレクタ領域
２１ 絶縁体
２２ 第３トレンチ溝
２３ ｐバッファ領域
２４ コレクタ電極
２５ 中央耐圧領域
２６ 外縁耐圧領域
２７、３０ 縦型パワー半導体（ＩＧＢＴ）
２８、３１ フリーホイールダイオード
２９ 回路基板
３２ パターン
３３ ワイヤボンディング
３４ ゲート端子
３５ ドライブＩＣ
３７ 初期酸化膜
３８ 開口部
３９ ボロンソース
４０ ボロンガラス
４１〜４６ ダイオード
４７ ｐ-ドリフト領域
４８ アノード電極
４９ コレクタ電極 兼 カソード電極
５０ カソード電極
５１ アノード電極 兼 カソード電極
５２ ｎドレイン領域
５３ ｎソース領域
５４ ドレイン電極
Claims (6)
- 半導体基板の一方面の第１主面および他方面の第２主面に形成され、前記第１主面の表面層に形成したベース領域と、前記第１主面の表面から前記半導体基板のｎ-ドリフト領域に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成されたエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記第２主面の表面層全域に形成されたコレクタ領域と、前記コレクタ領域の表面に形成されたコレクタ電極とを具備する半導体装置において、
前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体である第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタと、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝とを具備することを特徴とする半導体装置。 - 前記第３トレンチ溝によって囲まれた領域が少なくとも２つであることを特徴とする請求項１に記載の半導体装置。
- 前記第３トレンチ溝によって囲まれた領域が、縦型半導体のＩＧＢＴまたはバイポーラトランジスタまたはダイオードであることを特徴とする請求項１または２に記載の半導体装置。
- 前記第３トレンチ溝によって囲まれた領域が、横型半導体のＩＧＢＴ、バイポーラトランジスタまたはダイオードであることを特徴とする請求項１または２に記載の半導体装置。
- 前記第３トレンチ溝によって囲まれた領域が、縦型半導体と横型半導体であるＩＧＢＴ、バイポーラトランジスタまたはダイオードであることを特徴とする請求項１または２に記載の半導体装置。
- 半導体基板の一方面の第１主面および他方面の第２主面に形成するもので、前記第１主面の表面層にベース領域を形成する工程と、前記第１主面の表面から前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝を形成しその側面と接し、かつ選択的にエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記第２主面の表面層全域にコレクタ領域を形成する工程と、前記コレクタ領域の表面にコレクタ電極を形成する工程とを具備する半導体装置において、
前記半導体基板の第１主面から前記コレクタ層まで達し絶縁体で埋め込まれた第２トレンチ溝を形成する工程と、前記第２トレンチ溝によって「ロ」の字状領域に囲まれた２つの領域を形成する工程と、前記第１主面の領域の外縁と前記第１トレンチ溝との間に設けたｐバッファ層を形成する工程と、前記エミッタ領域上と前記エミッタ電極とで構成された縦型半導体の第１絶縁ゲート型バイポーラトランジスタおよび第２絶縁ゲート型バイポーラトランジスタを形成する工程と、前記第２主面から２つの前記「ロ」の字状領域を囲むように前記ｐバッファ層に達する絶縁体で埋め込まれた「日」の字状の第３トレンチ溝を形成する工程とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004362473A JP2006173296A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004362473A JP2006173296A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006173296A true JP2006173296A (ja) | 2006-06-29 |
Family
ID=36673721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004362473A Pending JP2006173296A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006173296A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021289A (ja) * | 2007-07-10 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | ソレノイド制御装置 |
| US7616859B2 (en) | 2007-06-14 | 2009-11-10 | Denso Corporation | Semiconductor device |
| WO2010143288A1 (ja) * | 2009-06-11 | 2010-12-16 | トヨタ自動車株式会社 | 半導体装置 |
| US8026572B2 (en) | 2006-12-06 | 2011-09-27 | Denso Corporation | Semiconductor device and method for manufacturing same |
| JP2012134542A (ja) * | 2012-03-06 | 2012-07-12 | Toshiba Corp | 電力用半導体装置 |
| JP2014534622A (ja) * | 2011-10-10 | 2014-12-18 | サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） | 集積回路のためのモノリシックセルおよび特にモノリシック転流セル |
| JP2016021539A (ja) * | 2014-07-15 | 2016-02-04 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2004
- 2004-12-15 JP JP2004362473A patent/JP2006173296A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026572B2 (en) | 2006-12-06 | 2011-09-27 | Denso Corporation | Semiconductor device and method for manufacturing same |
| US7616859B2 (en) | 2007-06-14 | 2009-11-10 | Denso Corporation | Semiconductor device |
| JP2009021289A (ja) * | 2007-07-10 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | ソレノイド制御装置 |
| WO2010143288A1 (ja) * | 2009-06-11 | 2010-12-16 | トヨタ自動車株式会社 | 半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2014534622A (ja) * | 2011-10-10 | 2014-12-18 | サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） | 集積回路のためのモノリシックセルおよび特にモノリシック転流セル |
| JP2012134542A (ja) * | 2012-03-06 | 2012-07-12 | Toshiba Corp | 電力用半導体装置 |
| JP2016021539A (ja) * | 2014-07-15 | 2016-02-04 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9748229B2 (en) | Semiconductor device | |
| JP4979309B2 (ja) | 電力用半導体装置 | |
| JP4292964B2 (ja) | 縦型半導体装置 | |
| US6362505B1 (en) | MOS field-effect transistor with auxiliary electrode | |
| JP5636808B2 (ja) | 半導体装置 | |
| WO2016080269A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN113013227A (zh) | 高压半导体器件及其制造方法 | |
| JP6006918B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子装置 | |
| JP2009033036A (ja) | 半導体装置及びこれを用いた電気回路装置 | |
| JP2005032941A (ja) | 絶縁ゲート型半導体装置 | |
| US9953971B2 (en) | Insulated gate bipolar transistor (IGBT) and related methods | |
| JP7165775B2 (ja) | 半導体装置 | |
| JP2002353452A (ja) | 電力用半導体素子 | |
| JP2005259904A (ja) | 半導体装置 | |
| JP2006303145A (ja) | 半導体装置 | |
| JP2006173296A (ja) | 半導体装置とその製造方法 | |
| JP2009200103A (ja) | 半導体装置及びその製造方法 | |
| JP7325301B2 (ja) | 半導体装置およびその製造方法 | |
| TWI470698B (zh) | 超級介面電晶體及其製作方法 | |
| JP2011176026A (ja) | 半導体素子の製造方法 | |
| JP2007142015A (ja) | 半導体装置 | |
| JP2007324361A (ja) | 半導体装置及びその製造方法 | |
| JP2004193281A (ja) | 半導体装置とその製造方法 | |
| JP5461599B2 (ja) | 電力用半導体装置 | |
| JP7171527B2 (ja) | 半導体装置および電力変換装置 |