JP7165775B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の一実施形態に係る半導体装置1,51の模式的な平面図である。図2および図3は、半導体装置1の模式的な断面図であって、それぞれ、図1の切断線A-AおよびB-Bで半導体装置1を切断したときの断面に対応している。なお、図1は、平面図であるが、明瞭化のために幾つかの構成要素にハッチングを付している。
半導体基板2は、その裏面3から表面7へ向かって順に、p+型コレクタ領域4、n型バッファ領域5およびn-型ドリフト領域6が積層された構造を有している。
また、p+型コレクタ領域4のドーパント濃度は、たとえば、1×1015cm-3~2×1019cm-3である。一方、n型バッファ領域5のドーパント濃度は、たとえば、1×1015cm-3~5×1017cm-3であり、n-型ドリフト領域6のドーパント濃度は、たとえば、1×1013cm-3~5×1014cm-3である。
図1に示すように、隣り合うゲートトレンチ9の間隔P1(ゲートトレンチ9の中心間の距離)は、たとえば、1μm以下である。また、ゲートトレンチ9の幅W1は、たとえば、0.6μm~3.0μmであり、アクティブ領域10の幅W2は、幅W1よりも狭く、たとえば、0.5μm~1.5μmである。
ゲート電極12は、ゲートトレンチ9の深さ方向途中まで埋め込まれている。これにより、ゲートトレンチ9においてゲート電極12の上方には、ゲート電極12の上面およびゲートトレンチ9の両側面によって定義されたスペース13が形成されている。
スペース13には、埋め込み絶縁膜14が埋め込まれている。埋め込み絶縁膜14は、たとえばSiO2からなる。埋め込み絶縁膜14は、アクティブ領域10の表面7と同じか当該表面7よりも低い高さ位置に上面15を有している。上面15がアクティブ領域10の表面7よりも低い高さ位置の場合、その高低差は、後述する絶縁材料38のエッチバックの際に、当該絶縁材料38が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板2の表面7は、半導体(Si)表面と絶縁物(SiO2)表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体(Si)表面に対して絶縁物(SiO2)表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。
アクティブ領域10においてp型ベース領域8の表面部には、複数のn+型エミッタ領域17が形成されている。各n+型エミッタ領域17は、隣り合うゲートトレンチ9をつなぐように形成されている。n+型エミッタ領域17が隣り合うゲートトレンチ9をつなぐとは、図1に示すように、各n+型エミッタ領域17が、一方のゲートトレンチ9から他方のゲートトレンチ9に延びる過程で分断されていないことを意味している。
半導体基板2の裏面3には、コレクタ電極21が形成されている。コレクタ電極21は、裏面3から順に積層されたAlSi/Ti/Ni/Au積層構造を有している。
そして、半導体装置1は、たとえば、図4に示すようなインバータ回路22に組み込んで使用することができる。図4は、半導体装置1が組み込まれたインバータ回路図である。
直流電源24は、この実施形態では、たとえば、700Vである。直流電源24には、その高圧側に高圧側配線26が接続され、その低圧側に低圧側配線27が接続されている。
アーム28~30は、高圧側配線26と低圧側配線27との間に並列に接続されている。アーム28~30は、それぞれ高圧側のハイサイドトランジスタ(半導体装置1)31H~33Hと、低圧側のローサイドトランジスタ(半導体装置1)31L~33Lとを備えている。各トランジスタ31H~33Hおよび31L~33Lには、それぞれ回生ダイオード34H~36Hおよび34L~36Lが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
半導体装置1を製造するには、図5Aに示すように、n-型の半導体基板2(n-型ドリフト領域6)の表面7に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp型ベース領域8が形成される。
次に、図5Cに示すように、半導体基板2が熱酸化されることによって、ゲートトレンチ9の内面を含む表面全域にゲート絶縁膜11が形成される。
次に、図5Eに示すように、電極材料37がエッチバックされることによって、電極材料37の不要部分が除去される。これにより、ゲートトレンチ9の深さ方向途中部まで埋め込まれたゲート電極12が形成されると共に、ゲート電極12の上方にスペース13が形成される。
次に、図5Gに示すように、TEOS原料を用いたCVD法によってSiO2からなる絶縁材料38が半導体基板2上に堆積される。その後、絶縁材料38の表面を平坦化させるため、半導体基板2をアニール処理してもよい。また、このアニール処理は、前述の図5A(ドライブイン拡散)、図5C(ゲート熱酸化)および図5D(ポリシリコンデポ)等の加熱工程を経て徐々に深くなったp型ベース領域8のこの時点での深さを確認した上で、最終的な深さ調整をするために利用してもよい。
次に、図5Iに示すように、半導体基板2の表面7に対してn型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、n型ドーパントがドライブイン拡散してn+型エミッタ領域17が形成される。
次に、半導体基板2上に、たとえばスパッタ法によって、Ti膜が堆積されアニール処理された後、同様の方法によってTiN膜、Ti膜およびAl-Si-Cu系合金膜が順に堆積される。そして、これらTi/TiN/Ti/Al-Si-Cu系合金をパターニングすることによって、図5Kに示すように、エミッタ電極19およびバリア膜20が同時に形成される。
この半導体装置1によれば、図2および図3に示すように、ゲート電極12とエミッタ電極19とを埋め込み絶縁膜14で絶縁できるので、隣り合うゲートトレンチ9間のアクティブ領域10の半導体(Si)表面全体を、エミッタコンタクト領域として使用することができる。そのため、n+型エミッタ領域17およびp+型ベースコンタクト領域18の形成(図5Iおよび図5J)後、半導体基板2に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図5Kに示すように、エミッタ電極19の材料を直接堆積すればよい。
図6は、Si表面からの深さとホール密度との関係を示すシミュレーションデータである。図7は、コレクタ-エミッタ電圧(VCE)とコレクタ電流(IC)との関係を示すシミュレーションデータである。
以上より、半導体装置1のようにゲートトレンチ9の間隔P1を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔P1を維持して比較的低いオン電圧を確保したまま、p型ベース領域8に対するn+型エミッタ領域17の面積比(n+型エミッタ領域17の配置率)を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置1によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
半導体装置51では、n-型ドリフト領域6を介してゲートトレンチ9に対向するようにエミッタトレンチ44が形成されている。エミッタトレンチ44は、図8に示すように、各ゲートトレンチ9を挟むように一対ずつ設けられていてもよい。図8では、ゲートトレンチ9および一対のエミッタトレンチ44を含むトレンチユニットが、ストライプ状に複数形成されている。
隣り合うエミッタトレンチ44間のn-型ドリフト領域6には、p型フローティング領域52が形成されている。p型フローティング領域52は、表面絶縁膜49に対向している。p型フローティング領域52は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ9に隣り合うエミッタトレンチ44によって、ゲートトレンチ9と分離されている。p型フローティング領域52は、p型ベース領域8よりも深い位置(たとえば、エミッタトレンチ44の底部を超える位置)まで延びていてもよい。これにより、スイッチングオフ動作時にエミッタトレンチ44に負荷するコレクタ-エミッタ電圧を緩和することができる。そのため、急峻な電圧変化(dv/dt)に対してデバイスの破壊を防止することができる。p型フローティング領域52のドーパント濃度は、たとえば、5×1015cm-3~1×1018cm-3である。
以上、半導体装置50によれば、埋め込み絶縁膜14,48が形成されているので、前述の半導体装置1と同様に、デザインマージンを削減したデバイスの微細化を達成することができる。さらに、p型フローティング領域52によって高い短絡耐量を達成することもできる。つまり、デバイスの微細化と高性能化の両立を図ることができる。たとえば、微細化に関しては、コンタクトホール53を3μm程度に抑えることができる。
半導体装置51において、スペース13には、埋め込み絶縁膜14が埋め込まれている。埋め込み絶縁膜14は、たとえばSiO2からなる。埋め込み絶縁膜14は、アクティブ領域10の表面7を超えて突出し、ゲートトレンチ9の側面39と連続する側面40を有している。つまり、ゲートトレンチ9の側面39と埋め込み絶縁膜14の側面40とが、ゲートトレンチ9の深さ方向に沿って互いに段差なく連続している。なお、この「段差なく連続する」は、ゲート絶縁膜11のような薄膜の厚さによって形成される微小な段差は無視するものとする。
アクティブ領域10においてp型ベース領域8の表面部には、複数のn+型エミッタ領域17が形成されている。各n+型エミッタ領域17は、隣り合うゲートトレンチ9をつなぐように形成されている。n+型エミッタ領域17が隣り合うゲートトレンチ9をつなぐとは、図1に示すように、各n+型エミッタ領域17が、一方のゲートトレンチ9から他方のゲートトレンチ9に延びる過程で分断されていないことを意味している。
具体的には、図9および図10に示すように、エミッタ電極19は、アクティブ領域10に接してn+型エミッタ領域17およびp+型ベースコンタクト領域18に接続されたコンタクト部分と、埋め込み絶縁膜14に接してゲート電極12に対向する非コンタクト部分とを有している。非コンタクト部とゲート電極12とは、埋め込み絶縁膜14によって絶縁されている。
半導体基板2の裏面3には、コレクタ電極21が形成されている。コレクタ電極21は、裏面3から順に積層されたAlSi/Ti/Ni/Au積層構造を有している。
次に、半導体装置51の製造方法を説明する。
半導体装置51を製造するには、まず、図5A~図5Gに示した工程と同じ工程が行われる。
次に、図12Dに示すように、半導体基板2の表面7に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp+型ベースコンタクト領域18が形成される。
この半導体装置51によれば、図9および図10に示すように、ゲート電極12とエミッタ電極19とを埋め込み絶縁膜14で絶縁できるので、隣り合うゲートトレンチ9間のアクティブ領域10の半導体(Si)表面全体を、エミッタコンタクト領域として使用することができる。そのため、n+型エミッタ領域17およびp+型ベースコンタクト領域18の形成(図12Cおよび図12D)後、半導体基板2に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図12Eに示すように、エミッタ電極19の材料を直接堆積すればよい。
以上より、半導体装置51のようにゲートトレンチ9の間隔P1を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔P1を維持して比較的低いオン電圧を確保したまま、p型ベース領域8に対するn+型エミッタ領域17の面積比(n+型エミッタ領域17の配置率)を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置51によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。
たとえば、半導体装置1,50,51の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置1,50,51において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、前述の実施形態では、半導体装置1,50,51が備えるIGBTの構成のみを図示したが、本発明の半導体装置は、IGBT以外の素子(たとえば、MOSFET、ダイオード等)をIGBTの形成領域とは異なる領域に備えていてもよい。
また、半導体装置51において、各n+型エミッタ領域17は、一方のゲートトレンチ9から他方のゲートトレンチ9に延びる過程で分断されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
まず、課題として、特許文献1のIGBTの構造では、トレンチ内部のゲート電極とエミッタ電極とが、Si表面上の層間絶縁膜によって絶縁されている。層間絶縁膜には、隣り合うトレンチの間のSi表面を露出させるコンタクトホールが形成されている。エミッタ電極は、当該コンタクトホールを介してSi表面に接続されている。
そこで、本発明の他の実施形態は、エミッタ領域へのコンタクトを形成する際のデザインマージンが必要なく、デバイスの微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。
この構成によれば、エミッタ電極にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。
本発明の他の実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第2導電型のベースコンタクト領域を含んでいてもよい。
前記ベースコンタクト領域が、前記埋め込み絶縁膜よりも浅く形成され、前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。
隣り合う前記トレンチの間隔は、1μm以下であってもよい。
隣り合う前記エミッタ領域の間隔は、3.5μm~10μmであってもよい。
前記埋め込み絶縁膜は、SiO2からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Siからなっていてもよいし、前記エミッタ電極は、Al-Si-Cu系合金からなっていてもよい。
本発明の他の実施形態は、第1導電型の半導体層の表面部に、第2導電型のベース領域を形成する工程と、それぞれの間にアクティブ領域を定義するように、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜を埋め込む工程と、それぞれが隣り合う前記トレンチをつなぐように、前記アクティブ領域に第1導電型の複数のエミッタ領域を形成する工程と、前記アクティブ領域および前記埋め込み絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。
前記埋め込み絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記埋め込み絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、TEOS原料を用いたCVD法によってSiO2を堆積させる工程を含んでいてもよい。
前記エミッタ領域は、隣り合う前記トレンチをつなぐように形成されていてもよい。
この構成によれば、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化をより良好に達成することができる。
前記ベースコンタクト領域は、前記エミッタ領域と同じ深さで形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。
隣り合う前記トレンチの間隔は、1μm以下であってもよい。
前記エミッタ領域は、前記トレンチに沿って複数形成されており、隣り合う前記エミッタ領域の間隔は、3.5μm~10μmであってもよい。
本発明の半導体装置は、前記エミッタ電極と前記半導体層との間に配置されたTi/TiN/Ti積層構造を有するバリア層をさらに含んでいてもよい。
前記絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、TEOS原料を用いたCVD法によってSiO2を堆積させる工程を含んでいてもよい。
2 半導体基板
3 (半導体基板)裏面
4 p+型コレクタ領域
5 n型バッファ領域
6 n-型ドリフト領域
7 (半導体基板)表面
8 p型ベース領域
9 ゲートトレンチ
10 アクティブ領域
11 ゲート絶縁膜
12 ゲート電極
13 スペース
14 埋め込み絶縁膜
15 (埋め込み絶縁膜)上面
16 絶縁薄膜
17 n+型エミッタ領域
18 p+型ベースコンタクト領域
19 エミッタ電極
20 バリア膜
21 コレクタ電極
37 電極材料
38 絶縁材料
39 (ゲートトレンチ)側面
40 (埋め込み絶縁膜)側面
41 掘り込み構造
50 半導体装置
51 半導体装置
Claims (12)
- 第1導電型の半導体層と、
前記半導体層の表面部に配置された第2導電型のベース領域と、
前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、
前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第2導電型のベースコンタクト領域と、
前記アクティブ領域に配置された第1導電型の複数のエミッタ領域であって、それぞれが隣り合う前記トレンチをつなぐエミッタ領域と、
前記トレンチに埋め込まれたゲート電極と、
前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、
前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含み、
前記ゲート電極の幅が前記エミッタ領域よりも幅広く形成され、
前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されており、
前記エミッタ領域の底部において、前記トレンチの幅は隣り合う前記トレンチの間隔よりも広く、前記トレンチの幅は0.6μmよりも大きく、かつ隣り合う前記トレンチの間隔は0.6μm以下である、半導体装置。 - 前記エミッタ電極が、平坦電極である、請求項1に記載の半導体装置。
- 前記埋め込み絶縁膜と前記ゲート電極との間に介在され、前記埋め込み絶縁膜よりも薄い絶縁薄膜を含む、請求項1または2に記載の半導体装置。
- 前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されている、請求項1~3のいずれか一項に記載の半導体装置。
- 前記トレンチは、ストライプ状に形成され、
前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されている、請求項1~4のいずれか一項に記載の半導体装置。 - 前記エミッタ領域は、前記ゲート電極と前記絶縁薄膜との境界よりも深い位置に底部を有している、請求項3に記載の半導体装置。
- 隣り合う前記エミッタ領域の間隔は、3.5μm~10μmである、請求項6に記載の半導体装置。
- 前記埋め込み絶縁膜は、SiO2からなる、請求項1~7のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、ポリシリコンからなる、請求項1~8のいずれか一項に記載の半導体装置。
- 前記半導体層は、Siからなる、請求項1~9のいずれか一項に記載の半導体装置。
- 前記エミッタ電極は、Al-Si-Cu系合金からなる、請求項1~10のいずれか一項に記載の半導体装置。
- 前記エミッタ電極と前記半導体層との間に配置されたTi/TiN/Ti積層構造を有するバリア層をさらに含む、請求項11に記載の半導体装置。
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