JPS60231363A - ゲ−トタ−ンオフサイリスタの製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタの製造方法Info
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- JPS60231363A JPS60231363A JP59086830A JP8683084A JPS60231363A JP S60231363 A JPS60231363 A JP S60231363A JP 59086830 A JP59086830 A JP 59086830A JP 8683084 A JP8683084 A JP 8683084A JP S60231363 A JPS60231363 A JP S60231363A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はGTOl特に大電力の高耐圧GTOの製造方法
に関する。
に関する。
従来、大電力GTOにおける低オン電圧の素子構造とし
て、第1図に示すようなアノード短絡構造が一般に知ら
れている。図中、1はn形シリコン基板からなるn形ベ
ース領域、2はp形ベース領域、3はp形エミッタ領域
、4はn形エミ・ツタ領域を各々示す。また、5,6.
7は各々p形エミッタ領域3. p形ベース領域2.n
形エミ・ツタ領域4にオーミック接触して設けられたア
ノード電極、ゲート電極、カソード電極を示す。ここで
アノード電極5はn形ベース領域1とP形エミ、/夕領
域3とを短絡している。
て、第1図に示すようなアノード短絡構造が一般に知ら
れている。図中、1はn形シリコン基板からなるn形ベ
ース領域、2はp形ベース領域、3はp形エミッタ領域
、4はn形エミ・ツタ領域を各々示す。また、5,6.
7は各々p形エミッタ領域3. p形ベース領域2.n
形エミ・ツタ領域4にオーミック接触して設けられたア
ノード電極、ゲート電極、カソード電極を示す。ここで
アノード電極5はn形ベース領域1とP形エミ、/夕領
域3とを短絡している。
このようなアノード短絡構造を有するGTOでは、ター
ンオフ時にn形ベース領域1内の残留キャリアがアノー
ド短絡部を通って引き抜かれるため、n形ベース領域1
のキャリアライフタイムを短くする必要がなく、そのた
め、このアノード短絡構造を有するGTOでは通常のG
TOに比較して低オン電圧を実現できる。
ンオフ時にn形ベース領域1内の残留キャリアがアノー
ド短絡部を通って引き抜かれるため、n形ベース領域1
のキャリアライフタイムを短くする必要がなく、そのた
め、このアノード短絡構造を有するGTOでは通常のG
TOに比較して低オン電圧を実現できる。
しかしながら高耐圧GTOにおいては、阻止電圧の面か
らn形ベース領域lの厚みを厚く設計する必要があるた
め、結局アノード短絡構造にあってもキャリアライフタ
イムを短くすることが要求される。この理由は、n形ベ
ース領域lのキャリアライフタイムが長すぎると、ゲー
トターンオフ時のテール電流が長くなり、ターンオフ損
失の増大や最小オフ期間の増加をまねき、そのため高い
周波数での動作が困難となるからである。
らn形ベース領域lの厚みを厚く設計する必要があるた
め、結局アノード短絡構造にあってもキャリアライフタ
イムを短くすることが要求される。この理由は、n形ベ
ース領域lのキャリアライフタイムが長すぎると、ゲー
トターンオフ時のテール電流が長くなり、ターンオフ損
失の増大や最小オフ期間の増加をまねき、そのため高い
周波数での動作が困難となるからである。
本発明は、これらの従来の問題点を解決するためになさ
れたもので、GTOのn形ベース領域に最適な量のAu
をドープすることにより、ターンオン特性を犠牲にする
ことなくターンオフ特性を改善できるGTOの製造方法
を提供することを目的としている。
れたもので、GTOのn形ベース領域に最適な量のAu
をドープすることにより、ターンオン特性を犠牲にする
ことなくターンオフ特性を改善できるGTOの製造方法
を提供することを目的としている。
以下本発明の実施例を図について説明する。
第2図は本発明の一実施例によるGTOの製造方法を説
明するため素子の断面を示す。
明するため素子の断面を示す。
まず、n形Si基板200の両面にp形不純物、例えば
ガリウムあるいはアルミニウム等を拡散してp影領域2
2を形成し、片面のp影領域をラッピング等の方法によ
って除去し、このラッピングした面(アノード面201
)側に所定のパターンを形成し、しかる後ポロン等のp
形不純物を拡散してp形エミッタ領域23を形成する。
ガリウムあるいはアルミニウム等を拡散してp影領域2
2を形成し、片面のp影領域をラッピング等の方法によ
って除去し、このラッピングした面(アノード面201
)側に所定のパターンを形成し、しかる後ポロン等のp
形不純物を拡散してp形エミッタ領域23を形成する。
なお、このp形エミッタ領域23を形成するに際し、ま
ずアノード短絡部に相当するn十領域23aを選択的に
形成し、つづいて全面にGa等のp形不純物を拡散し、
p形エミッタ領域23を形成しても良い。この場合n十
領域23aの濃度がp形不純物の濃度より充分高いこと
が必要である。
ずアノード短絡部に相当するn十領域23aを選択的に
形成し、つづいて全面にGa等のp形不純物を拡散し、
p形エミッタ領域23を形成しても良い。この場合n十
領域23aの濃度がp形不純物の濃度より充分高いこと
が必要である。
このようにして形成されたGTO基板のラッピング面(
アノード面201)と反対側(カソード面202)の所
定の位置にn形不純物を拡散してn形エミッタ領域24
を形成する。
アノード面201)と反対側(カソード面202)の所
定の位置にn形不純物を拡散してn形エミッタ領域24
を形成する。
タイムを短くする。このAu2Bをドーピングするには
、上記のようにしてn形不純物の拡散を完了したシリコ
ンウェハ200のアノード面201側の絶縁膜をフッ酸
等で完全に除去し、その後AUを蒸着等の方法で該アノ
ード面201側に付着させ、このシリコンウェハを拡散
炉の中に入れて拡散を行う。そしてこのAu2Bのドー
ピング量は拡散時間と拡散温度で決定されるが、一般に
ドーピング量は、拡散温度を25〜30分毎に種々変え
ることによってコントロールされる。
、上記のようにしてn形不純物の拡散を完了したシリコ
ンウェハ200のアノード面201側の絶縁膜をフッ酸
等で完全に除去し、その後AUを蒸着等の方法で該アノ
ード面201側に付着させ、このシリコンウェハを拡散
炉の中に入れて拡散を行う。そしてこのAu2Bのドー
ピング量は拡散時間と拡散温度で決定されるが、一般に
ドーピング量は、拡散温度を25〜30分毎に種々変え
ることによってコントロールされる。
第3図中の曲線(δ)は耐圧1000〜200OVクラ
スのGTOにおけるターンオフ損失Poff及びオン電
圧VTMと金拡散温度との依存特性を示す。1000〜
2゜OOV耐圧のGTOでは、通常シリコン基板の比抵
抗としては50〜100Ω−(至)程度の比抵抗が用い
られ、この時のnベース層の厚みは要求される遮断電流
によって異なるが、数100A以上のGTOでは通常2
50〜300μmである。図においてオン電圧VTMは
金拡散温度845℃あたりから急激に大きくなる。一方
、ターンオフ損失Poffは金拡散温度の上昇とともに
小さくなってくる。両特性を考慮すると耐圧1000〜
2000 VのGTOに対しては、820〜845℃の
金拡散温度で拡散すると、ターンオフ損失Poffとオ
ン電圧VTMの相関が良くなり、■鮒が大きくなること
な(Poffを低減できる。
スのGTOにおけるターンオフ損失Poff及びオン電
圧VTMと金拡散温度との依存特性を示す。1000〜
2゜OOV耐圧のGTOでは、通常シリコン基板の比抵
抗としては50〜100Ω−(至)程度の比抵抗が用い
られ、この時のnベース層の厚みは要求される遮断電流
によって異なるが、数100A以上のGTOでは通常2
50〜300μmである。図においてオン電圧VTMは
金拡散温度845℃あたりから急激に大きくなる。一方
、ターンオフ損失Poffは金拡散温度の上昇とともに
小さくなってくる。両特性を考慮すると耐圧1000〜
2000 VのGTOに対しては、820〜845℃の
金拡散温度で拡散すると、ターンオフ損失Poffとオ
ン電圧VTMの相関が良くなり、■鮒が大きくなること
な(Poffを低減できる。
第3図中の曲線(blは耐圧2000〜3000 Vク
ラスのGTOにおけるPoff及びVTMと金拡散温度
との依存特性を示す。2000〜3000 Vクラスの
GTOでは通常シリコン基板の比抵抗としては100〜
160Ω−em程度の比抵抗が用いられ、この時のnベ
ース層の厚みは要求される遮断電流によって異なるが、
数100A以上のGTOでは通常350〜450μmで
ある。この場合、金拡散温度830℃あたりで惣激にV
TMが増大する。従って耐圧2000〜3000 Vク
ラスのGTOでは、800〜830 ’Cの金拡散温度
での拡散が特性的に最適である。
ラスのGTOにおけるPoff及びVTMと金拡散温度
との依存特性を示す。2000〜3000 Vクラスの
GTOでは通常シリコン基板の比抵抗としては100〜
160Ω−em程度の比抵抗が用いられ、この時のnベ
ース層の厚みは要求される遮断電流によって異なるが、
数100A以上のGTOでは通常350〜450μmで
ある。この場合、金拡散温度830℃あたりで惣激にV
TMが増大する。従って耐圧2000〜3000 Vク
ラスのGTOでは、800〜830 ’Cの金拡散温度
での拡散が特性的に最適である。
第3図中の曲線(C1は耐圧3000〜5000 Vク
ラスのGTOに対するI”off及びVTMと金拡散温
度との依存特性を示す。耐圧3000〜5000 Vク
ラスのGTOでは通常シリコン基板の比抵抗としては1
60〜250Ω−(2)程度の比抵抗が用いられ、この
時の要求されるnベース層の厚みは遮断電流によって異
なるが、数10OA以」二のGTOでは通常450〜6
0011mである。この場合、金拡散温度810℃あた
りで急激にVTMが増大する。従って耐圧3000〜5
000■クラスのGTOでは760〜810℃の範囲の
金拡散温度での拡散が特性的に最適である。
ラスのGTOに対するI”off及びVTMと金拡散温
度との依存特性を示す。耐圧3000〜5000 Vク
ラスのGTOでは通常シリコン基板の比抵抗としては1
60〜250Ω−(2)程度の比抵抗が用いられ、この
時の要求されるnベース層の厚みは遮断電流によって異
なるが、数10OA以」二のGTOでは通常450〜6
0011mである。この場合、金拡散温度810℃あた
りで急激にVTMが増大する。従って耐圧3000〜5
000■クラスのGTOでは760〜810℃の範囲の
金拡散温度での拡散が特性的に最適である。
第4図はアノード短絡構造を有するGTO,一般のiチ
阻市GTOにおいて最小ターンオフ時間とVT’Mとの
関係を耐圧3000〜5000 V (7) G T
Oを例にとって示したもので、各耐圧クラスに関して比
較されている。図において曲線Aは本実施例のアノード
短絡構造を有するGTOにAuを拡散し、noにおける
特性を示し、曲線Bは逆阻止型GTOにおける特性を示
す。図から明かなように、本実施例GTOは通常の逆阻
止形GTOに比較して、同じVTMで、最小ターンオフ
期間、即ちゲートオフ信号が入ってから次のオン信号が
入ることが許される最小時間が著しく短くなっているこ
とがわかる。このことはA u拡散型アノード短絡構造
Oは高周波動作に適しているという特長も有しているこ
ととなる。
阻市GTOにおいて最小ターンオフ時間とVT’Mとの
関係を耐圧3000〜5000 V (7) G T
Oを例にとって示したもので、各耐圧クラスに関して比
較されている。図において曲線Aは本実施例のアノード
短絡構造を有するGTOにAuを拡散し、noにおける
特性を示し、曲線Bは逆阻止型GTOにおける特性を示
す。図から明かなように、本実施例GTOは通常の逆阻
止形GTOに比較して、同じVTMで、最小ターンオフ
期間、即ちゲートオフ信号が入ってから次のオン信号が
入ることが許される最小時間が著しく短くなっているこ
とがわかる。このことはA u拡散型アノード短絡構造
Oは高周波動作に適しているという特長も有しているこ
ととなる。
以上のように本発明に係るGTOの製造方法によれば、
n型ベース領域にAuを所定の拡散温度でもって拡散し
て該領域のライフタイムを短くしたので、オン電圧が大
きくなってしまうことなくターンオフ損失を小さくでき
、ターンオフ特性を向上できる効果がある。
n型ベース領域にAuを所定の拡散温度でもって拡散し
て該領域のライフタイムを短くしたので、オン電圧が大
きくなってしまうことなくターンオフ損失を小さくでき
、ターンオフ特性を向上できる効果がある。
第1図は従来のGTOを説明するためのGTOウェハの
断面図、第2図は本発明の一実施例にょるGTOの製造
方法を説明するためのGTOウェハの断面図、第3図は
GTOのターンオフ損失POff及びオン電圧VTMと
金拡散温度との依存関係を説明するための特性図、第4
図はGTOのオン電圧VTMと最小ターンオフ期間との
関係を説明するための特性図である。 21・・・n形不純物第3領域、22・・・p形不純物
第2領域、23・・・p形不純物第4領域、24・・・
n形不純物第1領域、200・・・半導体基板、201
・・・第2の主表面、202・・・第1の主表面。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図
断面図、第2図は本発明の一実施例にょるGTOの製造
方法を説明するためのGTOウェハの断面図、第3図は
GTOのターンオフ損失POff及びオン電圧VTMと
金拡散温度との依存関係を説明するための特性図、第4
図はGTOのオン電圧VTMと最小ターンオフ期間との
関係を説明するための特性図である。 21・・・n形不純物第3領域、22・・・p形不純物
第2領域、23・・・p形不純物第4領域、24・・・
n形不純物第1領域、200・・・半導体基板、201
・・・第2の主表面、202・・・第1の主表面。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図
Claims (4)
- (1)半導体基板に第1の主表面から順に形成された第
1n形不純物領域、第2p形不純物領域。 第3n形不純物領域、第4p形不純物領域と、半導体基
板の第2の主表面において上記第3.第4領域を短絡す
る電極とを備えたゲートターンオフサイリスク(以下G
TOと記す)の製造方法において、上記第3領域に該第
3領域のライフタイムが短くなるようAuを所定の拡散
温度でもって拡散することを特徴とするGTOの製造方
法。 - (2)阻止耐圧が1000〜2000 Vの範囲(7)
GTO素子を製造する際には上記拡散温度を820〜8
45℃とすることを特徴とする特許請求の範囲第1項記
載のGTOの製造方法。 - (3)阻止耐圧が2000〜3000 V 171範囲
のGTO素子を製造する際には上記拡散温度を800〜
830℃とすることを特徴とする特許請求の範囲第1項
記載のGTOの製造方法。 - (4)阻止耐圧が3000〜5000vノ範囲+7)G
TO素子を製造する際には上記拡散温度を760〜81
0℃とすることを特徴とする特許請求の範囲第1項記載
のGTOの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59086830A JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
US06/725,632 US4662957A (en) | 1984-04-27 | 1985-04-22 | Method of producing a gate turn-off thyristor |
DE8585302920T DE3586217T2 (de) | 1984-04-27 | 1985-04-25 | Gto-thyristor und verfahren zu dessen herstellung. |
EP85302920A EP0160525B1 (en) | 1984-04-27 | 1985-04-25 | A gate turn-off thyristor and a method of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59086830A JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60231363A true JPS60231363A (ja) | 1985-11-16 |
JPH0691244B2 JPH0691244B2 (ja) | 1994-11-14 |
Family
ID=13897726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59086830A Expired - Lifetime JPH0691244B2 (ja) | 1984-04-27 | 1984-04-27 | ゲートターンオフサイリスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4662957A (ja) |
EP (1) | EP0160525B1 (ja) |
JP (1) | JPH0691244B2 (ja) |
DE (1) | DE3586217T2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6269556A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | アノ−ド短絡型ゲ−トタ−ンオフサイリスタの製造方法 |
JP2604580B2 (ja) * | 1986-10-01 | 1997-04-30 | 三菱電機株式会社 | アノード短絡形ゲートターンオフサイリスタ |
DE3742638A1 (de) * | 1987-12-16 | 1989-06-29 | Semikron Elektronik Gmbh | Gto-thyristor |
JP2706120B2 (ja) * | 1988-02-12 | 1998-01-28 | アゼア ブラウン ボヴェリ アクチェンゲゼルシャフト | Gtoパワーサイリスタ |
US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
JPH0247874A (ja) * | 1988-08-10 | 1990-02-16 | Fuji Electric Co Ltd | Mos型半導体装置の製造方法 |
US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
DE3941932A1 (de) * | 1989-12-19 | 1991-06-20 | Eupec Gmbh & Co Kg | Verfahren zum herstellen von anodenseitigen kurzschluessen in thyristoren |
US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
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