JPH06326300A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06326300A JPH06326300A JP11075393A JP11075393A JPH06326300A JP H06326300 A JPH06326300 A JP H06326300A JP 11075393 A JP11075393 A JP 11075393A JP 11075393 A JP11075393 A JP 11075393A JP H06326300 A JPH06326300 A JP H06326300A
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Abstract
(57)【要約】
【目的】 本発明では、ターンオフ時間の短縮を図るよ
うにした従来の構造をそのまま適用しながらも熱などに
よる破壊が生じることがなく、これまで以上にターンオ
フ特性を向上させることの可能な半導体装置およびその
製造方法を提供する。 【構成】 本発明は、ターンオフ時間短縮用のＮ+ 型ベ
ース領域１３の上方に、電界低下用のＮ型ベース領域１
４を形成した後に、このＮ型ベース領域１４の上方に、
耐圧確保用のＮ- 型ベース領域１５を形成することで、
Ｎ- 型ベース領域１５とＮ+ 型ベース領域１３との間
に、所要のＮ型ベース領域１４を設けて成ることを特徴
とする。
うにした従来の構造をそのまま適用しながらも熱などに
よる破壊が生じることがなく、これまで以上にターンオ
フ特性を向上させることの可能な半導体装置およびその
製造方法を提供する。 【構成】 本発明は、ターンオフ時間短縮用のＮ+ 型ベ
ース領域１３の上方に、電界低下用のＮ型ベース領域１
４を形成した後に、このＮ型ベース領域１４の上方に、
耐圧確保用のＮ- 型ベース領域１５を形成することで、
Ｎ- 型ベース領域１５とＮ+ 型ベース領域１３との間
に、所要のＮ型ベース領域１４を設けて成ることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものであり、特に、サイリスタやＩＧ
ＢＴ（insulated gate bipolar transistor ）など、パ
ワーデバイスとして用いるべき半導体装置およびその製
造方法に係わるものである。
製造方法に関するものであり、特に、サイリスタやＩＧ
ＢＴ（insulated gate bipolar transistor ）など、パ
ワーデバイスとして用いるべき半導体装置およびその製
造方法に係わるものである。
【０００２】
【従来の技術】一般に、サイリスタやＩＧＢＴなど、パ
ワーデバイスとして用いるべき半導体装置を構成しよう
とする場合、まず第一に、所定の耐圧を確保しなければ
ならないのは勿論であるが、それ以外に、ターンオフ時
間をできるだけ短縮させるための考慮も十分に払わなけ
ればならない。そのための対策として、従来から種々の
手法が試みられているが、以下、そのうちの最も簡易な
一手法について、従来の静電誘導サイリスタの場合を例
に挙げて説明する。
ワーデバイスとして用いるべき半導体装置を構成しよう
とする場合、まず第一に、所定の耐圧を確保しなければ
ならないのは勿論であるが、それ以外に、ターンオフ時
間をできるだけ短縮させるための考慮も十分に払わなけ
ればならない。そのための対策として、従来から種々の
手法が試みられているが、以下、そのうちの最も簡易な
一手法について、従来の静電誘導サイリスタの場合を例
に挙げて説明する。
【０００３】図３（ａ）および（ｂ）は、従来の静電誘
導サイリスタを説明するための図である。ただし、同図
（ａ）は、従来の静電誘導サイリスタの内部構造を概略
的に示す縦断面図、同図（ｂ）は、従来の静電誘導サイ
リスタをターンオフさせた際にアノード−カソード間電
圧の値に応じて同図（ａ）のＸ−Ｘ′断面における各半
導体領域に生じる電界Ｅの大きさを示す図である。
導サイリスタを説明するための図である。ただし、同図
（ａ）は、従来の静電誘導サイリスタの内部構造を概略
的に示す縦断面図、同図（ｂ）は、従来の静電誘導サイ
リスタをターンオフさせた際にアノード−カソード間電
圧の値に応じて同図（ａ）のＸ−Ｘ′断面における各半
導体領域に生じる電界Ｅの大きさを示す図である。
【０００４】同図（ａ）に示すように、この従来の静電
誘導サイリスタには、半導体基板１の全体を構成する半
導体領域として、まず、その下方に、Ｐ型不純物を高濃
度に含有して成るシリコン・ウェハを当てたＰ+ 型アノ
ード領域２（端子Ａ）が設けられており、さらに、この
Ｐ+ 型アノード領域２の上面を段階的にエピタキシャル
成長させることにより、上方に向かって順に、Ｎ型不純
物を高濃度に含有して成るＮ+ 型ベース領域３と、Ｎ型
不純物を低濃度に含有して成るＮ- 型ベース領域４とが
設けられている。そして、半導体基板１の上方に位置す
るＮ- 型ベース領域４には、例えば、イオン打込み法や
拡散法などの手法を用いてＮ型不純物またはＰ型不純物
を上面から選択的に導入させることにより、その表層部
に、Ｎ型不純物を高濃度に含有して成るＮ+ 型カソード
領域５（端子Ｋ）が設けられており、また、その上層部
であってＮ+ 型カソード領域５の周囲に位置する部分
に、Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート領
域６（端子Ｇ）が周回状に設けられている。
誘導サイリスタには、半導体基板１の全体を構成する半
導体領域として、まず、その下方に、Ｐ型不純物を高濃
度に含有して成るシリコン・ウェハを当てたＰ+ 型アノ
ード領域２（端子Ａ）が設けられており、さらに、この
Ｐ+ 型アノード領域２の上面を段階的にエピタキシャル
成長させることにより、上方に向かって順に、Ｎ型不純
物を高濃度に含有して成るＮ+ 型ベース領域３と、Ｎ型
不純物を低濃度に含有して成るＮ- 型ベース領域４とが
設けられている。そして、半導体基板１の上方に位置す
るＮ- 型ベース領域４には、例えば、イオン打込み法や
拡散法などの手法を用いてＮ型不純物またはＰ型不純物
を上面から選択的に導入させることにより、その表層部
に、Ｎ型不純物を高濃度に含有して成るＮ+ 型カソード
領域５（端子Ｋ）が設けられており、また、その上層部
であってＮ+ 型カソード領域５の周囲に位置する部分
に、Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート領
域６（端子Ｇ）が周回状に設けられている。
【０００５】ここで、以上のように構成された静電誘導
サイリスタのターンオフ時間を実際に短縮させる要素と
なっているのは、Ｐ+ 型アノード領域２とＮ- 型ベース
領域４との間に位置するＮ+ 型ベース領域３であり、こ
のＮ+ 型ベース領域３は、通常、ターンオフ時間の短縮
を特に考慮しない静電誘導サイリスタには設けられない
ものである。すなわち、キャリア濃度がＮ- 型ベース領
域４よりも高いＮ+ 型ベース領域３を所要の箇所に新た
に設けることにより、この静電誘導サイリスタのターン
オフに伴って主電流路上のキャリアが減少したときに、
Ｎ+ 型ベース領域３からＰ+ 型アノード領域２に対して
電子のバック注入が効率よく行われるようになり、その
結果、ホールの引き抜きが促進されてターンオフ時間が
短縮されるようになる。なお、この静電誘導サイリスタ
がオン状態にあるときには、主電流路上のキャリアが飽
和状態となるため、このＮ+ 型ベース領域３を新たに設
けることで静電誘導サイリスタ自身の動作に支障をきた
すということはない。
サイリスタのターンオフ時間を実際に短縮させる要素と
なっているのは、Ｐ+ 型アノード領域２とＮ- 型ベース
領域４との間に位置するＮ+ 型ベース領域３であり、こ
のＮ+ 型ベース領域３は、通常、ターンオフ時間の短縮
を特に考慮しない静電誘導サイリスタには設けられない
ものである。すなわち、キャリア濃度がＮ- 型ベース領
域４よりも高いＮ+ 型ベース領域３を所要の箇所に新た
に設けることにより、この静電誘導サイリスタのターン
オフに伴って主電流路上のキャリアが減少したときに、
Ｎ+ 型ベース領域３からＰ+ 型アノード領域２に対して
電子のバック注入が効率よく行われるようになり、その
結果、ホールの引き抜きが促進されてターンオフ時間が
短縮されるようになる。なお、この静電誘導サイリスタ
がオン状態にあるときには、主電流路上のキャリアが飽
和状態となるため、このＮ+ 型ベース領域３を新たに設
けることで静電誘導サイリスタ自身の動作に支障をきた
すということはない。
【０００６】そして、同図（ｂ）に示すように、このＮ
+ 型ベース領域３を設けた静電誘導サイリスタをターン
オフさせた際には、Ｐ+ ゲート領域６とＮ+ 型ベース領
域３との間に位置するＮ- 型ベース領域４に連続的に拡
がった空乏層の作用により、主に、このＮ- 型ベース領
域４に電界が印加されるようになり、その結果、この静
電誘導サイリスタに所定の耐圧が確保されるようにな
る。
+ 型ベース領域３を設けた静電誘導サイリスタをターン
オフさせた際には、Ｐ+ ゲート領域６とＮ+ 型ベース領
域３との間に位置するＮ- 型ベース領域４に連続的に拡
がった空乏層の作用により、主に、このＮ- 型ベース領
域４に電界が印加されるようになり、その結果、この静
電誘導サイリスタに所定の耐圧が確保されるようにな
る。
【０００７】
【発明が解決しようとする課題】しかし、以上のように
静電誘導サイリスタを構成した場合、Ｎ- 型ベース領域
４との濃度差が大きいＮ+ 型ベース領域３を新たに設け
ることで、そのＮ+ 型ベース領域３とＮ- 型ベース領域
４との界面の結晶性が悪化してしまうことから、仮に、
Ｎ+ 型ベース領域３に高電界が印加されれば（例えば、
同図（ｂ）において、アノード−カソード間に３００Ｖ
の電圧が印加された場合など）、その界面の領域におい
て格子歪や熱などによる破壊が生じる可能性がある。ま
た、このような破壊が生じなくても、Ｎ+ 型ベース領域
３に高電界が印加されれば、この静電誘導サイリスタを
ターンオフさせた際に、結局、Ｐ+ 型アノード領域２か
らのホールの注入が増加してしまい、これに伴い、主電
流路上に過渡的に電流が流れてターンオフ特性が悪化し
てしまう。
静電誘導サイリスタを構成した場合、Ｎ- 型ベース領域
４との濃度差が大きいＮ+ 型ベース領域３を新たに設け
ることで、そのＮ+ 型ベース領域３とＮ- 型ベース領域
４との界面の結晶性が悪化してしまうことから、仮に、
Ｎ+ 型ベース領域３に高電界が印加されれば（例えば、
同図（ｂ）において、アノード−カソード間に３００Ｖ
の電圧が印加された場合など）、その界面の領域におい
て格子歪や熱などによる破壊が生じる可能性がある。ま
た、このような破壊が生じなくても、Ｎ+ 型ベース領域
３に高電界が印加されれば、この静電誘導サイリスタを
ターンオフさせた際に、結局、Ｐ+ 型アノード領域２か
らのホールの注入が増加してしまい、これに伴い、主電
流路上に過渡的に電流が流れてターンオフ特性が悪化し
てしまう。
【０００８】このような不都合を解消する対策として、
Ｎ- 型ベース領域４を単に厚くしてＮ+ 型ベース領域３
の電界を低下させることも考えられるが、そのＮ+ 型ベ
ース領域３の電界を十分に低下させるにはＮ- 型ベース
領域４をかなり厚くしなければ効果がなく、あえて、そ
れを厚くした場合には、必然的に、オン電圧の増加とタ
ーンオフ時間の増加とが同時にもたらされる結果とな
る。
Ｎ- 型ベース領域４を単に厚くしてＮ+ 型ベース領域３
の電界を低下させることも考えられるが、そのＮ+ 型ベ
ース領域３の電界を十分に低下させるにはＮ- 型ベース
領域４をかなり厚くしなければ効果がなく、あえて、そ
れを厚くした場合には、必然的に、オン電圧の増加とタ
ーンオフ時間の増加とが同時にもたらされる結果とな
る。
【０００９】本発明は、こうした実情に基づいて為され
たものであり、その目的は、ターンオフ時間の短縮を図
るようにした従来の構造をそのまま適用しながらも破壊
が生じることがなく、しかも、これまで以上にターンオ
フ特性を向上させることの可能な半導体装置およびその
製造方法を提供することにある。
たものであり、その目的は、ターンオフ時間の短縮を図
るようにした従来の構造をそのまま適用しながらも破壊
が生じることがなく、しかも、これまで以上にターンオ
フ特性を向上させることの可能な半導体装置およびその
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】まず、請求項１記載の発
明は、所定不純物を低濃度に含有して成る耐圧確保用の
第１ベース領域の下方に、先の所定不純物を高濃度に含
有して成るターンオフ時間短縮用の第２ベース領域を有
して成る半導体装置に適用され、第１ベース領域と第２
ベース領域との間に、先の所定不純物を中濃度に含有し
て成る電界低下用の第３ベース領域を設けて成ることを
特徴とする。
明は、所定不純物を低濃度に含有して成る耐圧確保用の
第１ベース領域の下方に、先の所定不純物を高濃度に含
有して成るターンオフ時間短縮用の第２ベース領域を有
して成る半導体装置に適用され、第１ベース領域と第２
ベース領域との間に、先の所定不純物を中濃度に含有し
て成る電界低下用の第３ベース領域を設けて成ることを
特徴とする。
【００１１】また、請求項２記載の発明は、所定不純物
を高濃度に含有して成るターンオフ時間短縮用の第２ベ
ース領域の上方に、先の所定不純物を中濃度に含有して
成る電界低下用の第３ベース領域を形成した後に、この
第３ベース領域の上方に、先の所定不純物を低濃度に含
有して成る耐圧確保用の第１ベース領域を形成すること
を特徴とする。
を高濃度に含有して成るターンオフ時間短縮用の第２ベ
ース領域の上方に、先の所定不純物を中濃度に含有して
成る電界低下用の第３ベース領域を形成した後に、この
第３ベース領域の上方に、先の所定不純物を低濃度に含
有して成る耐圧確保用の第１ベース領域を形成すること
を特徴とする。
【００１２】
【作用】本発明においては、ターンオフ時間短縮用の第
２ベース領域の上方に電界低下用の第３ベース領域を形
成した後に、この第３ベース領域の上方に耐圧確保用の
第１ベース領域を形成することで、第１ベース領域と第
２ベース領域との間に所要の第３ベース領域が設けら
れ、この第３ベース領域の作用により、第２ベース領域
には電界がほとんど印加されないようになる。その結
果、従来問題となっていた格子歪や熱などによる破壊、
およびホールの注入に伴うターンオフ特性の悪化が解消
されるようになる。
２ベース領域の上方に電界低下用の第３ベース領域を形
成した後に、この第３ベース領域の上方に耐圧確保用の
第１ベース領域を形成することで、第１ベース領域と第
２ベース領域との間に所要の第３ベース領域が設けら
れ、この第３ベース領域の作用により、第２ベース領域
には電界がほとんど印加されないようになる。その結
果、従来問題となっていた格子歪や熱などによる破壊、
およびホールの注入に伴うターンオフ特性の悪化が解消
されるようになる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。まず、図１（ａ）および（ｂ）
は、本発明の一実施例に係る静電誘導サイリスタを説明
するための図である。ただし、同図（ａ）は、一実施例
に係る静電誘導サイリスタの内部構造を概略的に示す縦
断面図、同図（ｂ）は、一実施例に係る静電誘導サイリ
スタをターンオフさせた際にアノード−カソード間電圧
の値に応じて同図（ａ）のＹ−Ｙ′断面における各半導
体領域に生じる電界Ｅの大きさを示す図である。
ながら詳細に説明する。まず、図１（ａ）および（ｂ）
は、本発明の一実施例に係る静電誘導サイリスタを説明
するための図である。ただし、同図（ａ）は、一実施例
に係る静電誘導サイリスタの内部構造を概略的に示す縦
断面図、同図（ｂ）は、一実施例に係る静電誘導サイリ
スタをターンオフさせた際にアノード−カソード間電圧
の値に応じて同図（ａ）のＹ−Ｙ′断面における各半導
体領域に生じる電界Ｅの大きさを示す図である。
【００１４】同図（ａ）に示すように、この一実施例に
係る静電誘導サイリスタには、半導体基板１１の全体を
構成する半導体領域として、まず、その下方に、Ｐ型不
純物を高濃度に含有して成るシリコン・ウェハを当てた
Ｐ+ 型アノード領域１２（端子Ａ）が設けられており、
さらに、このＰ+ 型アノード領域１２の上面を段階的に
エピタキシャル成長させることにより、上方に向かって
順に、Ｎ型不純物を高濃度に含有して成るターンオフ時
間短縮用のＮ+ 型ベース領域１３（第２ベース領域）
と、Ｎ型不純物を中濃度に含有して成る電界低下用のＮ
型ベース領域１４（第３ベース領域）と、Ｎ型不純物を
低濃度に含有して成る耐圧確保用のＮ- 型ベース領域１
５（第１ベース領域）とが設けられている。
係る静電誘導サイリスタには、半導体基板１１の全体を
構成する半導体領域として、まず、その下方に、Ｐ型不
純物を高濃度に含有して成るシリコン・ウェハを当てた
Ｐ+ 型アノード領域１２（端子Ａ）が設けられており、
さらに、このＰ+ 型アノード領域１２の上面を段階的に
エピタキシャル成長させることにより、上方に向かって
順に、Ｎ型不純物を高濃度に含有して成るターンオフ時
間短縮用のＮ+ 型ベース領域１３（第２ベース領域）
と、Ｎ型不純物を中濃度に含有して成る電界低下用のＮ
型ベース領域１４（第３ベース領域）と、Ｎ型不純物を
低濃度に含有して成る耐圧確保用のＮ- 型ベース領域１
５（第１ベース領域）とが設けられている。
【００１５】なお、これらＮ+ 型ベース領域１３、Ｎ型
ベース領域１４およびＮ- 型ベース領域１５を形成する
ときの実際の不純物濃度および厚みは、例えば、Ｎ+ 型
ベース領域１３に関しては、不純物濃度を０．９〜１．
１×１０18ｃｍ-3、厚さを約１０μｍとし、Ｎ型ベース
領域１４に関しては、不純物濃度を０．９〜１．１×１
０15ｃｍ-3、厚さを約２０μｍとし、Ｎ- 型ベース領域
１５に関しては、不純物濃度を０．８〜１．０×１０14
ｃｍ-3、厚さを約５０μｍとする。特に、Ｎ型ベース領
域１４の不純物濃度に関しては、例示のように、Ｎ- 型
ベース領域１５の不純物濃度よりも１桁から２桁ほどの
範囲で高くなるよう設定し、この範囲を大きく上回らな
いようにすることが重要である。
ベース領域１４およびＮ- 型ベース領域１５を形成する
ときの実際の不純物濃度および厚みは、例えば、Ｎ+ 型
ベース領域１３に関しては、不純物濃度を０．９〜１．
１×１０18ｃｍ-3、厚さを約１０μｍとし、Ｎ型ベース
領域１４に関しては、不純物濃度を０．９〜１．１×１
０15ｃｍ-3、厚さを約２０μｍとし、Ｎ- 型ベース領域
１５に関しては、不純物濃度を０．８〜１．０×１０14
ｃｍ-3、厚さを約５０μｍとする。特に、Ｎ型ベース領
域１４の不純物濃度に関しては、例示のように、Ｎ- 型
ベース領域１５の不純物濃度よりも１桁から２桁ほどの
範囲で高くなるよう設定し、この範囲を大きく上回らな
いようにすることが重要である。
【００１６】そして、半導体基板１１の上方に位置する
Ｎ- 型ベース領域１５には、従来と同様な手法により、
その表層部に、Ｎ型不純物を高濃度に含有して成るＮ+
型カソード領域１６（端子Ｋ）が設けられており、ま
た、その上層部であってＮ+ 型カソード領域１６の周囲
に位置する部分に、Ｐ型不純物を高濃度に含有して成る
Ｐ+ 型ゲート領域１７（端子Ｇ）が周回状に設けられて
いる。
Ｎ- 型ベース領域１５には、従来と同様な手法により、
その表層部に、Ｎ型不純物を高濃度に含有して成るＮ+
型カソード領域１６（端子Ｋ）が設けられており、ま
た、その上層部であってＮ+ 型カソード領域１６の周囲
に位置する部分に、Ｐ型不純物を高濃度に含有して成る
Ｐ+ 型ゲート領域１７（端子Ｇ）が周回状に設けられて
いる。
【００１７】ここで、以上のように構成された静電誘導
サイリスタの各半導体領域に生じる電界の大きさを観察
した場合、同図（ｂ）に示すように、新たに設けられた
Ｎ型ベース領域１４において電界が急激に低下し、特
に、Ｎ+ 型ベース領域１３には電界がほとんど印加され
ないことが理解される。すなわち、この事実により、従
来問題となっていた格子歪や熱などによる破壊、および
Ｐ+ 型アノード領域（２）からのホールの注入に伴うタ
ーンオフ特性の悪化が解消されるようになる。なお、付
言すれば、Ｎ型ベース領域１４とＮ- 型ベース領域１５
との界面の結晶性は両者の濃度差が小さく良好であるの
で、その界面の領域に格子歪や熱などによる破壊が新た
に生じることはない。
サイリスタの各半導体領域に生じる電界の大きさを観察
した場合、同図（ｂ）に示すように、新たに設けられた
Ｎ型ベース領域１４において電界が急激に低下し、特
に、Ｎ+ 型ベース領域１３には電界がほとんど印加され
ないことが理解される。すなわち、この事実により、従
来問題となっていた格子歪や熱などによる破壊、および
Ｐ+ 型アノード領域（２）からのホールの注入に伴うタ
ーンオフ特性の悪化が解消されるようになる。なお、付
言すれば、Ｎ型ベース領域１４とＮ- 型ベース領域１５
との界面の結晶性は両者の濃度差が小さく良好であるの
で、その界面の領域に格子歪や熱などによる破壊が新た
に生じることはない。
【００１８】また、前述したように、Ｎ型ベース領域１
４の不純物濃度は、Ｎ- 型ベース領域１５の不純物濃度
よりも１桁から２桁ほど高くなるよう必要最小限の範囲
に設定してあるので、両者の濃度差をＺとした場合、そ
のＮ型ベース領域１４の厚さも、Ｎ- 型ベース領域１５
の厚さの１／√Ｚに比例する値に設定することが可能と
なる。すなわち、このＮ型ベース領域１４を新たに設け
ることで、この静電誘導サイリスタのベース領域（Ｎ+
型ベース領域１３、Ｎ型ベース領域１４およびＮ- 型ベ
ース領域１５）の全体的な厚さが著しく増加することは
なく、したがって、Ｎ- 型ベース領域（４）を単に厚く
した場合のように、オン電圧やターンオフ時間が著しく
増加するようなことは全くなく、事実、それらの増加は
ほとんど生じないといってよい。
４の不純物濃度は、Ｎ- 型ベース領域１５の不純物濃度
よりも１桁から２桁ほど高くなるよう必要最小限の範囲
に設定してあるので、両者の濃度差をＺとした場合、そ
のＮ型ベース領域１４の厚さも、Ｎ- 型ベース領域１５
の厚さの１／√Ｚに比例する値に設定することが可能と
なる。すなわち、このＮ型ベース領域１４を新たに設け
ることで、この静電誘導サイリスタのベース領域（Ｎ+
型ベース領域１３、Ｎ型ベース領域１４およびＮ- 型ベ
ース領域１５）の全体的な厚さが著しく増加することは
なく、したがって、Ｎ- 型ベース領域（４）を単に厚く
した場合のように、オン電圧やターンオフ時間が著しく
増加するようなことは全くなく、事実、それらの増加は
ほとんど生じないといってよい。
【００１９】次に、図２（ａ）ないし（ｃ）は、本発明
の他の実施例に係る半導体装置を説明するための図であ
る。ただし、同図（ａ）は、本発明をＧＴＯサイリスタ
（ＧＴＯは、gate turn-off ）に適用した場合を示す
図、同図（ｂ）は、本発明をＩＧＢＴに適用した場合を
示す図、同図（ｃ）は、本発明をＭＯＳ制御サイリスタ
（ＭＯＳは、metal-oxide-semiconductor ）に適用した
場合を示す図である。
の他の実施例に係る半導体装置を説明するための図であ
る。ただし、同図（ａ）は、本発明をＧＴＯサイリスタ
（ＧＴＯは、gate turn-off ）に適用した場合を示す
図、同図（ｂ）は、本発明をＩＧＢＴに適用した場合を
示す図、同図（ｃ）は、本発明をＭＯＳ制御サイリスタ
（ＭＯＳは、metal-oxide-semiconductor ）に適用した
場合を示す図である。
【００２０】同図（ａ）ないし（ｃ）に示すように、本
発明は、先の一実施例に示した静電誘導サイリスタの他
に、ＧＴＯサイリスタ、ＩＧＢＴ、ＭＯＳ制御サイリス
タ（各半導体領域の名称は各端子の記号を参照）などに
も適用することができる。そして、これらの場合につい
ても、それぞれ、所要のＮ型ベース領域１４ａ、１４
ｂ、１４ｃを先の一実施例で説明した工程と同様にして
設ければよく、勿論、その効果についても、先の一実施
例で説明したものと同様な効果が得られるようになる。
発明は、先の一実施例に示した静電誘導サイリスタの他
に、ＧＴＯサイリスタ、ＩＧＢＴ、ＭＯＳ制御サイリス
タ（各半導体領域の名称は各端子の記号を参照）などに
も適用することができる。そして、これらの場合につい
ても、それぞれ、所要のＮ型ベース領域１４ａ、１４
ｂ、１４ｃを先の一実施例で説明した工程と同様にして
設ければよく、勿論、その効果についても、先の一実施
例で説明したものと同様な効果が得られるようになる。
【００２１】以上、本発明の実施例について詳細に説明
したが、本発明は、各実施例に示した半導体装置の他に
も、その基本構成が同一である通常のサイリスタや静電
誘導トランジスタなど、パワーデバイスとして用いるべ
き半導体装置全般について適用が可能である。また、本
発明は、各実施例に示したＮ型デバイスのみならず、勿
論、Ｐ型デバイスに対しても適用することが可能であ
る。この場合には、Ｎ型ベース領域に代えてＰ型ベース
領域を設けるようにすればよい。
したが、本発明は、各実施例に示した半導体装置の他に
も、その基本構成が同一である通常のサイリスタや静電
誘導トランジスタなど、パワーデバイスとして用いるべ
き半導体装置全般について適用が可能である。また、本
発明は、各実施例に示したＮ型デバイスのみならず、勿
論、Ｐ型デバイスに対しても適用することが可能であ
る。この場合には、Ｎ型ベース領域に代えてＰ型ベース
領域を設けるようにすればよい。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ターンオフ時間短縮用の第２ベース領域の上方
に電界低下用の第３ベース領域を形成した後に、この第
３ベース領域の上方に耐圧確保用の第１ベース領域を形
成することで、第１ベース領域と第２ベース領域との間
に所要の第３ベース領域が設けられ、この第３ベース領
域の作用により、第２ベース領域には電界がほとんど印
加されないようになることから、オン電圧やターンオフ
時間をほとんど増加させることなく、従来問題となって
いた格子歪や熱などによる破壊、およびホールの注入に
伴うターンオフ特性の悪化が解消されるようになり、そ
の結果、装置の信頼性が極めて向上するようになる。
よれば、ターンオフ時間短縮用の第２ベース領域の上方
に電界低下用の第３ベース領域を形成した後に、この第
３ベース領域の上方に耐圧確保用の第１ベース領域を形
成することで、第１ベース領域と第２ベース領域との間
に所要の第３ベース領域が設けられ、この第３ベース領
域の作用により、第２ベース領域には電界がほとんど印
加されないようになることから、オン電圧やターンオフ
時間をほとんど増加させることなく、従来問題となって
いた格子歪や熱などによる破壊、およびホールの注入に
伴うターンオフ特性の悪化が解消されるようになり、そ
の結果、装置の信頼性が極めて向上するようになる。
【図１】本発明の一実施例に係る静電誘導サイリスタを
説明するための図であり、（ａ）は、一実施例に係る静
電誘導サイリスタの内部構造を概略的に示す縦断面図、
（ｂ）は、一実施例に係る静電誘導サイリスタをターン
オフさせた際にアノード−カソード間電圧の値に応じて
同図（ａ）のＹ−Ｙ′断面における各半導体領域に生じ
る電界Ｅの大きさを示す図である。
説明するための図であり、（ａ）は、一実施例に係る静
電誘導サイリスタの内部構造を概略的に示す縦断面図、
（ｂ）は、一実施例に係る静電誘導サイリスタをターン
オフさせた際にアノード−カソード間電圧の値に応じて
同図（ａ）のＹ−Ｙ′断面における各半導体領域に生じ
る電界Ｅの大きさを示す図である。
【図２】本発明の他の実施例に係る半導体装置を説明す
るための図であり、（ａ）は、本発明をＧＴＯサイリス
タに適用した場合を示す図、（ｂ）は、本発明をＩＧＢ
Ｔに適用した場合を示す図、（ｃ）は、本発明をＭＯＳ
制御サイリスタに適用した場合を示す図である。
るための図であり、（ａ）は、本発明をＧＴＯサイリス
タに適用した場合を示す図、（ｂ）は、本発明をＩＧＢ
Ｔに適用した場合を示す図、（ｃ）は、本発明をＭＯＳ
制御サイリスタに適用した場合を示す図である。
【図３】従来の静電誘導サイリスタを説明するための図
であり、（ａ）は、従来の静電誘導サイリスタの内部構
造を概略的に示す縦断面図、（ｂ）は、従来の静電誘導
サイリスタをターンオフさせた際にアノード−カソード
間電圧の値に応じて同図（ａ）のＸ−Ｘ′断面における
各半導体領域に生じる電界Ｅの大きさを示す図である。
であり、（ａ）は、従来の静電誘導サイリスタの内部構
造を概略的に示す縦断面図、（ｂ）は、従来の静電誘導
サイリスタをターンオフさせた際にアノード−カソード
間電圧の値に応じて同図（ａ）のＸ−Ｘ′断面における
各半導体領域に生じる電界Ｅの大きさを示す図である。
１３ Ｎ+ 型ベース領域 １４ Ｎ型ベース領域 １５ Ｎ- 型ベース領域
Claims (2)
- 【請求項１】 所定不純物を低濃度に含有して成る耐圧
確保用の第１ベース領域の下方に、前記所定不純物を高
濃度に含有して成るターンオフ時間短縮用の第２ベース
領域を有して成る半導体装置において、 前記第１ベース領域と前記第２ベース領域との間に、前
記所定不純物を中濃度に含有して成る電界低下用の第３
ベース領域を設けて成ることを特徴とする半導体装置。 - 【請求項２】 所定不純物を高濃度に含有して成るター
ンオフ時間短縮用の第２ベース領域の上方に、前記所定
不純物を中濃度に含有して成る電界低下用の第３ベース
領域を形成した後に、この第３ベース領域の上方に、前
記所定不純物を低濃度に含有して成る耐圧確保用の第１
ベース領域を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075393A JPH06326300A (ja) | 1993-05-12 | 1993-05-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075393A JPH06326300A (ja) | 1993-05-12 | 1993-05-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326300A true JPH06326300A (ja) | 1994-11-25 |
Family
ID=14543694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075393A Withdrawn JPH06326300A (ja) | 1993-05-12 | 1993-05-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| DE19909105A1 (de) * | 1999-03-02 | 2000-09-14 | Siemens Ag | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
-
1993
- 1993-05-12 JP JP11075393A patent/JPH06326300A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| DE19909105A1 (de) * | 1999-03-02 | 2000-09-14 | Siemens Ag | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |