JPS6043032B2 - ゲートターンオフサイリスタ - Google Patents

Description

【発明の詳細な説明】 本発明はサイリスタ、詳しくはゲートに印加する信号
によつて導通状態としや断状態を制御できるゲートター
ンオフサイリスタ（以下ＧＴＯと略記する）に関する。

ＧＴＯの構造にあたつては、ターンオフゲイン（負荷
電流とゲートから引き抜く電流の比）を大きくしたり、
ターンオフタイムを短かくするために金などのライフタ
イムキラーをドープ（拡散）するのが普通である。この
結果、１オン状態電圧が高くなる、２阻止状態のリーク
電流が多い、３接合温度が高くなるとライフタイムキラ
ーの働らきが鈍くなり、ターンオフ性能が低下する等の
特性上の不都合を生じる。さらに金拡散は半導体結”晶
の欠陥、歪、ドーパントの種類や濃度分布などに強く影
響されるため、金を半導体ウェハ内に均一にドープする
ことは極めて困難である。その結果、ＧＴＯの製造歩留
りが低下したり、大容量化が阻まれていた。本発明の目
的は、上記した従来のＧＴＯの問題点を解決し、製造歩
留りが高く、安価で、しかも高性能なＧＴＯを提供する
ことにある。

本発明ＧＴＯの特徴とするところは、半導体基体が隣接
相互において導電型が異なる中央の二つのベース層とそ
の両側の二つのエミッタ層によりＰｒｌＰｎ接合構造を
有し、両側のエミッタ層および中央の一方のベース層に
低抵抗接触された２つの主端子および一つのゲート端子
を有するＧＴＯにおいて、ゲート端子が低抵抗接触され
ていない他方のベース層及び該ベース層に隣接するエミ
ッタ層に他方の主端子が低抵抗接触し、半導体基体の他
方のベース層および他方のエミッタ層が露出し、この他
方主面において一方のエミッタ層と対応する領域には少
くとも他方のエミッタ層の一部または全部が存在し、し
かも他方の主端子と他方のベース層を低抵抗接触させる
ための高不純物濃度領域は他方のエミッタ層よりも厚く
形成されて他方のエミッタ層は他方の主表面と平行な横
方向て高不純物濃度領域と隣接し、また他方の主表面と
直角な縦方向で他方のベース層と隣接しており、高不純
物濃度領域が他方のエミッタ層よりも突出した形になつ
ている点にある。

このようにすると、１金などのライフタイムキラーをド
ープしなくても優れたターンオフ性能が得られるばかり
でなく、２オン状態電圧が低い、３阻止状態におけるリ
ーク電流が少ない、４接合．温度が高くなつてもターン
オフ性能が低下しないなどの従来のＧＴＯでは達成でき
ない優れた性能を有するＧＴＯを製造することができる
。

５さらに、従来のＧＴＯの歩留り低下や大容量化の大き
な障害であつた金拡散という工程を必要としない；ため
、コスト低減や大容量化が容易になる利点も有している
。

Ｐｎｐｎ接合構造ＧＴＯのゲート端子を設けない他方の
ベース層とそれに隣接する他方のエミッタ層を共に他方
の主端子すなわち、アノードに低抵抗・接触した、いわ
ゆる短絡エミッタ構造のＧＴＯの動作を説明する。

説明の便宜のために、ゲート端子が低抵抗接触される一
方のベース層の導電型がｐ型、他方のベース層のそれが
ｎ型一方のエミッタ層がｎ型そして短絡エミッタ層、す
なわち、他方のエミッタ層がｐ型のＧＴＯを考える。

なお、一方のｎエミッタ層は一方の主端子、すなわちカ
ソードによソー方のベース層に短絡されてはおらず、短
絡エミッタ構造ではない。本発明者らの研究によれば、
ｐエミッタ短絡ＧＴＯではＰｎｐトランジスタ部の電流
増幅率が低下するだけでなく、ｐ型短絡エミッタ層に隣
接すノるｎベース層に蓄積されるキャリヤを電極へ引き
抜く効果のあることが判明した。

ＧＴＯのターンオフ応答には以下に述べるようにｎベー
ス層とゲート端子が低抵抗接触されたｐベース層が形成
する中央接合Ｊ２付近のキャリヤ濃度が大きく影響す・
る。定常オン状態ではｐ型短絡エミッタ層とｎベース層
が形成するｐエミッタ接合Ｊ１、Ｊ２接合、及びｐベー
ス層と一方のエミッタ層、すなわちｎエミッタ層が形成
するｎエミッタ接合Ｊ３がすべて順に”バイアスされて
いる。

この状態からターンオフさせるためにゲート・カソード
間に逆バイアスを印加する。その結果、ｐベース層から
キャリヤが引き抜かれ、それに伴なつてＬ接合付近のキ
ャリヤ濃度が低下し、遂にはＬ接合が順バイアスを維持
できなくなる。ｂ接合付近に空乏層が形成されるに及ん
でこの付近のインピーダンスが上昇し、負荷インピーダ
ンスと同程度になると負荷電流が減少し始める。この時
点までいわゆる蓄積期間である。ところで、この時点で
はカソード電流はまだ定常オン状態と同じ方向に流れ、
Ｊ３接合は依然として順にバイアスされている。このた
め、ゲート電流はゲート電圧とゲート抵抗によつて決め
られた値に制限されている。アノード電流が減り始める
とＪ１接合からＪ２接合へのキャリヤ供給も低下する。
一方、ゲートからは依然としてキャリヤを引き抜いてい
るため、ｂ接合付近のキャリヤ減少率は両者の効果が相
まつて急激に加速され、その結果、アノード電流は急速
に減少する。この期間がいわゆる下降期間てある。アノ
ード電流が減少して上の制限されたゲート電流より少な
くなるとカソード電流（アノード電流とゲート電流の差
）の向きが反転し、Ｊ３接合の逆回復モードに至る。Ｊ
３接合が回復を完了すると、ＧＴＯは単にＰｎＰトラン
ジスタと同じで、このトランジスタはｎベース層中に残
留している電荷によつて駆動される活性動作モードにあ
る。したがつて、この残留電荷が再結合などによつて消
滅する迄アノード電流は流れ続ける。この期間がいわゆ
るテイル期間である。ｐエミッタ層を短絡エミッタ構造
にすると、定常オン状態においてアノード電流はｐエミ
ッタ層を通る電流と短絡部分を通る電流に分流する。前
者はほとんど正孔によつて、また、後者は電子によつて
流れているので、ｐエミッタ層を短絡しない場合に較べ
るとＬ接合付近の正孔蓄積量を少なくできる。したがつ
て、ゲートターンオフする場合、Ｊ２接合が飽和を脱す
る迄の時間が短かい。すなわち、蓄積期間が短かくなる
。また下降期間においても、ｐエミッタ層からの正孔供
給が少ないのでこの時間は短かい。テイル期間では、ｎ
ベース層中の残留キャリヤは再結合だけでなく、短絡部
分を通つて外部へ排出される。したがつて、たとえキャ
リヤライフタイムが長くても、すなわち、金などのライ
フタイムキラーをドープしなくても、テイル期間を短か
くできる。以上の説明によつてｐエミッタを短絡構造に
したＧＴＯでは短絡部のパターンを最適に設計すれば金
などのライフタイムキラーをドープしなくても良好なタ
ーンオフ性能を有することが理解されよう。次いで、本
発明者らはｎベース層とアノードを低抵抗接触させるた
めの高不純物濃度領域の濃度分布やｎエミッタ層とｐエ
ミッタ層相互の配置関係と特性の関係を詳細に研究した
。

その結果、オン状態電圧を低くし、阻止状態におけるリ
ーク電流を少なくするにはそれらの間に特別の関係を要
することが判明した。

以下、本発明を図面に示した一実施例と共に説明する。

第１図において、１は半導体基体、２はｐエミッタ層、
３はｎ型高不純物濃度領域でｐエミッタ層全体を包囲す
るようには設けられておらず、図示するように、半導体
基体１の縦方向のみに選択的に設けられている。４はｎ
ベース層、５はｐベース層、６はｎエミッタ層、７は接
合表面安定化膜、８はアノード、９はカソード、１０は
ゲート端子である。

ｐエミッタ層２とｎエミッタ層６は共に一閉曲線で取り
囲まれ、かつ相互に重なり合う部分がある。ｎベース層
４はｎ型高不純物濃度領域３を介してｐエミッタ層２と
共にアノード８に低抵抗接触し、ｎ型高不純物濃度領域
３はｐエミッタ層２より厚い。即ち、ｐエミッタ層２は
半導体基体１の下主表面と平行な横方行において、ｎ型
高不純物濃度領域３と隣接し、また、下主表面と直角な
縦方向でｎベース層４と隣接し、ｎ型高不純物濃度領域
２はｐエミッタ層２よりもｎベース層４側へ突出した形
になつている。カソード９はｎエミッタ層６の露出表面
にのみ低抵抗接触している。ゲート端子１０はカソード
９をほぼ取り囲むように配置され、ｐベース層５の露出
表面にのみ低抵抗接触している。なお、半導体基体１に
は金などのライフタイムキラーは一切ドープされていな
いことことは言うまでもない。ｎエミッタ領域６とｐエ
ミッタ領域２を上記の配置関係及びｎ型高不純物濃度領
域３とｐエミッタ層の２合厚さＡ，ｂの大小関係を第１
図のようにａ＞ｂとすることによつて以下のような効果
がある。

定常オフ状態において、ｎベース層４中に拡がつている
空乏層（図示せず）内で発生したキャリヤはｎ型高不純
物濃度領域３の突出部に集収されるため、ｐエミッタ層
２からの正孔注入が抑制される。

したがつて、リーク電流を少なくできる。つぎに、定常
イオン状態を考察する。ｎエミッタ層６とｐエミッタ層
２が相互に重なり合つているため、両者の距離はｎベー
ス層４の厚さて規定され最も短かい。したがつて、ｎベ
ース層４にｐエミッタ層２から注入された正孔によつて
主電流通路のすべてが十分導電率変調され、オン状態電
ａ圧を低くできる。また、ゲートターンオフ時には、特
にテイル期間においてｎベース層４の残留キャリヤがｎ
型高不純物濃度領域３３の突出部において再結合するた
め、速やかにその数を減する。つまりテイル期間が短か
い。このｎ型高不純・物濃度領域３の突出部における再
結合の効果はｐエミッタ層２から注入されたＪ１接合付
近のキャリヤ濃度が低下したときに顕著に現われる。し
たがつて注入キャリヤ濃度が高いとき、すなわち、定常
オン状態においてはこの効果をもたらす不利益７（オン
状態電圧が高くなる等）は全然現われない。本発明の第
一の実施例は以下のようにして作製された。

低抗率５０Ω・０１厚さ２４０μｍのシリコン単結晶ウ
ェハを用意する。１１００℃で２時間、水蒸気を含む酸
素中で熱処理して表面に約１μｍの酸化膜を形成する。

公知のホトエッチング技術を用いて他方の主表面積から
選択的にリンを約４５μｍ拡散する（ｎ型高不純物濃度
領域３形成）。つぎにガリウムと共にシリコン単結晶ウ
ェハを真空に封じて１１５０′Ｃで４時間熱処理する。
ガリウムは酸化膜によるマスク作用を受けないのでシリ
コン単結晶ウェハ全面に亘つて拡散される。しかし前の
工程でリンを拡散した領域はその濃度がガリウムより高
いため、ｐ型化しない。つまりリンを用いてガリウムの
選択拡散が可能である。これを１２５０′Ｃで約１０時
間熱処理した（ｐエミッタ層２、ｐベース層５形成）の
ち、ふたたび、公知のホトエッチング技術によソー方の
主表面側から選択的にリンを約１５μｍ拡散する（ｎエ
ミッタ層６形成）。つぎに、メサエツチングによつて中
央接合Ｊ２を表面に露出させ、その部分をガラス膜で被
覆して安定化させる（接合表面安定化膜７形成）。金属
を真空蒸着して公知のホトエッチング技術により金属パ
ターンを形成する（アノード８、カソード９、ゲート端
子１０形成）。ステムに半田マウントした後、キヤン封
止してＧＴＯが完成する。上に述べた製造方法では、ｐ
エミッタ層２とｐベース層５は一度の熱拡散工程で同時
に形成でき−るのでプロセスが簡単で歩留りが向上する
利点を有する。

つまり構造的にはｐエミッタ層２とｐベース層５の一方
の主表面から測つた厚さはほぼ等しい。上に述べた製造
方法の中でガリウムの代りにア！ルミニウムを用いるこ
ともできる。

アルミニウムやガリウムは酸化膜による選択拡散が可能
なボロンに較べて、シリコン単結晶中における拡散係数
が大きいので、熱処理に要する時間が短かくなるという
利点がある。 Ｃ第２図は本
発明の第二の実施例を示している。なお、第１図と同一
符号は同一部分あるいは相当部分を示している。この例
では、電流容量を増大するためにｎエミッタ層６を複数
個設けた。

カソード９は個々のＮ４エミッタ層６及びそれらと連結
しているｎ型領域６１の露出表面に低抵抗接触している
。カソードリード線（図示せず）はｎ型領域６１の上に
接触させたカソード９にボンディングすればよいので組
立てが容易である。ただし、ｎ型領域６１に対応する他
方の主表面側にはｐエミッタ層２を形成しないようにす
る必要がある。この理由は、もしこの部分にｐエミッタ
層２を設けるとシリコン単結晶ウェハの厚さ方向にＰｎ
ｐｎ接合が形成され、そのサイリスタ作用によつてこの
部分がオン状態に移行する危険性があるからである。つ
まり、いつたんこの部分がターンオンすると、その周囲
の近傍にｎ型高不純物濃度領域３が存在しないたフめ、
ふたたびターンオフさせることが困難だからである。第
２図の実施例では、ｐエミッタ層２とｎ型領域６１との
隔離距離はｎベース層４における正孔の拡散長より大き
いことが望ましい。

第３図は第２図に示す第二の実施例のアノードを取除い
た状態でのアノード側平面図で、ｎエミッタ層６とそれ
らを連結しているｎ型領域６１の区切りを二点鎖線にて
示した。ｐエミッタ層２とｎ型領域６１は上述したよう
に隔離距離ｃをもつて隔てられており、隔離距離ｃはｎ
ベース層４における正孔の拡散長より大きい値とされる
。

次に具体的数値をもつて本発明の作用効果を説明する。

抵抗率１００Ω・ｄ１厚さ３１０μｍ（７）ｎ型シリコ
ン単結晶ウェハにリン、ガリウム等の不純物を拡散して
ｐエミッタ層、ｎベース層、ｐベース層、ｎエミッタ層
、そしてｎ型高不純物濃度領域が形成された。ペレタイ
ズ後の半導体基体の寸法は１０Ｔ＄ｌ×１５順の長方形
である。各々分割された短冊形のｎエミッタ層は、幅３
００μｍ１長さ７．８１Ｗ！、厚さ１５μｍ１各ｎエミ
ッタ層の中心間距離は６４０μｍ１そして各ｎエミッタ
層の表面不純物濃度は約１Ｃｆ５）ＡｔＯｍｓ／ｄであ
る。ｐベース層は、ｎエミッタ層とｎベース層間での厚
さが４０μＭ．．ｎエミッタ層との隣接部での不純物濃
度が約１０１７ａｔ０ｍｓ／ｄである。ｎベース層はｐ
ベース層とｐエミッタ層間での厚さが２００μｍである
。ｐエミッタ層は、厚さ５５μｍ１表面不純物濃度が約
５×１０１８ａｔ０ｍｓ／ＣＴｌであり、幅２００μｍ
で各ｎエミッタ層をアノード側の垂直投影した部分に存
在するように長円環形となつており、その中心と外周に
幅１２０ｐｍ１厚さ７０μｍ１表面不純物濃度約１『Ａ
ｔＯｍｓ／ａｌのｎ型高不純物濃度領域が設けられてい
る。以下の寸法の半導体基体を有するＧＴＯの順阻止耐
圧は１２００Ｖ、定格電流は３００Ａで、以下にそのオ
ン状態電圧、リーク電流、ターンオフ時間の測定結果を
示す。

定格電流を流した時のオン状態電圧は室温で２．２Ｖで
あり、同じターンオフ時間となるように金をドープした
ＧＴＯではオン状態電圧が３Ｖ以上であつた。

１０Ｖ１１０００Ｖを印加した時のリーク電流は室温で
ともに１０−９Ａ１１２５℃て同じくともに１０−５Ａ
であり、一方、金をドープしたＧＴＯは夫々２桁以上多
いリーク電流が確認された。

また、ターンオフ時間は、室温、１２５℃で各々５．４
μＳｌ６．ｌμｓであり、一方、金をドープしたＧＴＯ
は室温で５．４μＳとなるように金をドープした場合に
１２５℃の時に約１２μｓでターンオフした。

尚、試験条件は、しや断電流３００Ａ１しや断後の印加
電圧８００Ｖ，．ＧＴ０と並列に設けたスナバ回路のコ
ンデンサ容量０．４７μＦ１オフゲート電源電圧１２Ｖ
１オフゲート電流Ｄｉ／Ｄｔ−２４Ａ／μｓである。ま
た、金ドープしたＧＴＯはｎ型不純物濃度領域が存在せ
ず、アノード側一面にｐエミッタ層がある以外は本発明
になるＧＴＯの半導体基体と同一寸法としている。以上
対比した如く、オン状態電圧、リーク電流、ターンオフ
時間のいれにおいても本発明になるＧＴＯは金ドープし
たＧＴＯよりも優れている。

以上、本発明によれば、金などのライフタイムキラーを
ドープすることなく、オン状態電圧が低く、阻止状態に
おけるリーク電流が少なく、しかも接合温度が高くなつ
てもターンオフ性能が低下しない優れた性能を有するＧ
ＴＯを得ることができる。なお、第１図、第２図の実施
例では、エミッタ層２からエミッタ層６に向つてＰｎｐ
ｎ接合構造としたが、全く逆転したＮｐｎｐ接合構造で
あつても同様な効果が得られる。

また、ｐベース層５とｎエミッタ層６を一方主表面に露
出させているが、ｐベース層５をｎエミッタ層６よりエ
ッチダウンさせ、エッチングによつてできる溝にＬ接合
が露出きており、溝底部にゲート端子が低抵抗接触した
圧力接触型の通電機構に好適な構造の半導体基体であつ
ても、第１図、第２図の実施例と同様な効果が得られる
。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＧ′１０を示しており
、ａはカソード側上面図、ｂはａ（７）Ａ−Ａ切断線に
沿つた縦断面図、Ｃはアノードを取除いた状態でのアノ
ード側平面図、第２図は本発明の第二の実施例に係るＧ
ＴＯの部分断面斜視図、第３図は第２図に示す第二の実
施例のアノードを取除いた状態てのアノード側平面図で
ある。 １・・・・・・半導体基体、２・・・・・・ｐエミッタ
層、３・・・・・・ｎ型高不純物濃度、４・・・・・・
ｎベース層、５・・・ｐベース層、６・・・・・・ｎエ
ミッタ層、６１・・・・・ｎ型領域、７・・・・・・接
合表面安定化膜、８・・・・・アノード、９・・・・・
・カソード、１０・・・・・・ゲート端子。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有する半導体基体は導電型が隣接相
   互で異なる中央の二つのベース層と両側の二つのエミッ
   タ層によりｐｎｐｎ接合構造を有しており、半導体基体
   の一方の主表面には一方のエミッタ層とこの層に隣接す
   る一方のベース層が露出し、他方の主表面には上記一方
   のエミッタ層に対応する領域に少くとも他方のエミッタ
   層の一部または全部が存在するように上記他方のエミッ
   タ層とこの層に隣接する他方のベース層の高不純物濃度
   領域が露出し、この高不純物濃度領域は上記他方のエミ
   ッタ層より厚く、上記他方のエミッタ層は上記他方の主
   表面と平行な横方向で上記高不純物濃度領域と隣接し、
   また、上記他方のエミッタ層は上記他方の主表面と直角
   な縦方向で上記他方のベース層と隣接しており、上記一
   方のエミッタ層にカソード、上記一方のベース層にゲー
   ト端子、そして上記他方のエミッタ層と上記高不純物濃
   度領域にアノードが低抵抗接触されていることを特徴と
   するサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにおいて、
   一方のエミッタ層は複数個に分割されていることを特徴
   とするサイリスタ。 ３ 特許請求の範囲第１項記載のサイリスタにおいて、
   半導体基体はライフタイムキラーがドープされていない
   ことを特徴とするサイリスタ。