JPS6252967A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
- Publication number
- JPS6252967A JPS6252967A JP19223985A JP19223985A JPS6252967A JP S6252967 A JPS6252967 A JP S6252967A JP 19223985 A JP19223985 A JP 19223985A JP 19223985 A JP19223985 A JP 19223985A JP S6252967 A JPS6252967 A JP S6252967A
- Authority
- JP
- Japan
- Prior art keywords
- cathode
- region
- type
- emitter layer
- base layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 230000003321 amplification Effects 0.000 claims abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
カソード領域が短冊形に形成されたＧＴＯサイリスタに
関する。
関する。
ＧＴＯサイリスタはゲート電極から′を訛を引き出すこ
とによって素子を導通状態から遮断状態ヘターンオフさ
れる構成になっている。
とによって素子を導通状態から遮断状態ヘターンオフさ
れる構成になっている。
ＧＴＯサイリスタのターンオフ過程においては、カソー
ド電極が設けられているＮエミッタ領域下のゲート電極
に近い部分から電流のターンオフ状態が拡がり始めるた
め、第２図に示すＮエミッタ領域の１つの上面図の中心
部はど電流がオフ状態になることが遅れる。この結果と
してその中心軸近傍に電流が集中し、この中心軸近傍に
熱的破壊を引き起こす。従って従来ＧＴＯサイリスタで
は、そのＮエミッタ領域の中心軸近傍への砥流果中が、
電ａｍ断性能を高める上で大きな障害となっていた。
ド電極が設けられているＮエミッタ領域下のゲート電極
に近い部分から電流のターンオフ状態が拡がり始めるた
め、第２図に示すＮエミッタ領域の１つの上面図の中心
部はど電流がオフ状態になることが遅れる。この結果と
してその中心軸近傍に電流が集中し、この中心軸近傍に
熱的破壊を引き起こす。従って従来ＧＴＯサイリスタで
は、そのＮエミッタ領域の中心軸近傍への砥流果中が、
電ａｍ断性能を高める上で大きな障害となっていた。
本発明は電流のターンオフ特性を向上させ最大可制御電
流を大きくするＧＴＯサイリスタを提供することを目的
とする。
流を大きくするＧＴＯサイリスタを提供することを目的
とする。
本発明はＧＴＯサイリスタを、そのＮエミッタ層が凹部
に取シ囲まれる短冊形のカソード電極の中心軸近傍下に
Ｎエミッタ層、Ｐベース層、Ｎベース層の三層よりなる
トランジスタの直流電流増幅率を小さくする領域を設け
るような構成としたことにより、ターンオフ特性を向上
させ、最大可制御電流を大きくするものである。
に取シ囲まれる短冊形のカソード電極の中心軸近傍下に
Ｎエミッタ層、Ｐベース層、Ｎベース層の三層よりなる
トランジスタの直流電流増幅率を小さくする領域を設け
るような構成としたことにより、ターンオフ特性を向上
させ、最大可制御電流を大きくするものである。
以下、本発明の一実施例について図を参照して詳細に説
明する。
明する。
第１図は本発明のＧＴＯサイリスタのペレット断面図で
ある。まずＮベースとなるＮ形半導体基板ｌの一方の主
表面よ５Ｆ工ミツタ層２を拡散し。
ある。まずＮベースとなるＮ形半導体基板ｌの一方の主
表面よ５Ｆ工ミツタ層２を拡散し。
アノード電極３を形成する。他方の主表面からはｐベー
ス層４を拡散により形成し、さらにこのＰベース層４の
表面よシＮエミッタ層５を拡散により形成する。このＮ
エミッタＮ５は同図に示されるようにＰベース層４に達
する凹部６が設けられ、図示しないが複数の短冊形のカ
ソード領域ｌｏＫ形成されている。この凹部６の底部に
はオーミック接触のための高濃度不純物層８を介してゲ
ート電極７が設けられている。
ス層４を拡散により形成し、さらにこのＰベース層４の
表面よシＮエミッタ層５を拡散により形成する。このＮ
エミッタＮ５は同図に示されるようにＰベース層４に達
する凹部６が設けられ、図示しないが複数の短冊形のカ
ソード領域ｌｏＫ形成されている。この凹部６の底部に
はオーミック接触のための高濃度不純物層８を介してゲ
ート電極７が設けられている。
短冊形の各カソード領域１ｏの上にはカソード電極９が
形成される。本発明のＧＴＯ？イリスタでは特にカソー
ド領域１０の形成後、その中心軸近傍表面からＰ形不純
物を拡散し１反対導電型不純物の補償効果によシ、その
表面濃度をＩ Ｘ １０ ｃｍ ｃｍ以下の低不純物濃
度のＮ影領域１１を形成するものである。このようにす
ることにより、カソード領域５の中心軸近傍部分のＮ影
領域１１の表面不純物濃度が低くなるので、このＮ影領
域１１をエミッタ、この領域１１直下のｐベース層４を
ベース、同直下のＮベース層ユをコレクタとするトラン
ジスタの直流電流増幅率αｎｐｎが低くなる。その結果
、ターンオフ時に、このＮ影領域ＩＮＫ電流が集中する
ことが緩和され、（）Ｔｏサイリスタの最大可制御電流
を増大させることができる。
形成される。本発明のＧＴＯ？イリスタでは特にカソー
ド領域１０の形成後、その中心軸近傍表面からＰ形不純
物を拡散し１反対導電型不純物の補償効果によシ、その
表面濃度をＩ Ｘ １０ ｃｍ ｃｍ以下の低不純物濃
度のＮ影領域１１を形成するものである。このようにす
ることにより、カソード領域５の中心軸近傍部分のＮ影
領域１１の表面不純物濃度が低くなるので、このＮ影領
域１１をエミッタ、この領域１１直下のｐベース層４を
ベース、同直下のＮベース層ユをコレクタとするトラン
ジスタの直流電流増幅率αｎｐｎが低くなる。その結果
、ターンオフ時に、このＮ影領域ＩＮＫ電流が集中する
ことが緩和され、（）Ｔｏサイリスタの最大可制御電流
を増大させることができる。
また第３図に示す本発明のＧＴＯサイリスタの断面図の
ように、Ｐベース領域４を拡散により形成し死後カソー
ド電極９の下のＰベース領域番で、カソード電極９の中
心軸近傍下に対応する領域部分にｐベース領域４の表面
不純物濃度より高濃度のＰ形不純物を拡散して、高濃度
ｐベース領域部分１２を形成してもよい。この場合も前
述と同様に直流電流増幅率αｎｐｎが小さくなるので、
ターンオフ特性が改善され、最大可制御電流が増大する
効果が得られる。
ように、Ｐベース領域４を拡散により形成し死後カソー
ド電極９の下のＰベース領域番で、カソード電極９の中
心軸近傍下に対応する領域部分にｐベース領域４の表面
不純物濃度より高濃度のＰ形不純物を拡散して、高濃度
ｐベース領域部分１２を形成してもよい。この場合も前
述と同様に直流電流増幅率αｎｐｎが小さくなるので、
ターンオフ特性が改善され、最大可制御電流が増大する
効果が得られる。
本発明はＧＴＯサイリスタを、そのＮエミッタ層が凹部
に取シ囲まれる短冊形のカソード電極の中心軸近傍下の
トランジスタの直流電流増幅率を小さくする領域を設け
るような構成としたので、そのターンオフ特性を向上さ
せ、最大可制御電流を増大させることができる効果が得
られる。
に取シ囲まれる短冊形のカソード電極の中心軸近傍下の
トランジスタの直流電流増幅率を小さくする領域を設け
るような構成としたので、そのターンオフ特性を向上さ
せ、最大可制御電流を増大させることができる効果が得
られる。
第１図は本発明の一実施例の断面図、第２図は本発明の
短冊形の一つのカソード領域の上面図、第３図は本発明
の異なる実施例の断面図である。 １・・・Ｎベース層、２・・・Ｐエミッタ層、番・・・
Ｐベース層、５・・・Ｎエミッタ層、６・・・凹部、９
・・・カソード電極、１０・・・カソード領域、１１・
・・Ｎ形低濃度領域。 ′ゼ々人弁ノ辻 山 口 Ｊツ ￥１図 第２図 第３図
短冊形の一つのカソード領域の上面図、第３図は本発明
の異なる実施例の断面図である。 １・・・Ｎベース層、２・・・Ｐエミッタ層、番・・・
Ｐベース層、５・・・Ｎエミッタ層、６・・・凹部、９
・・・カソード電極、１０・・・カソード領域、１１・
・・Ｎ形低濃度領域。 ′ゼ々人弁ノ辻 山 口 Ｊツ ￥１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １）Ｐ、Ｎ両ベース層と、これらのベース層の外側に各
々設置されたＮエミッタ層とＰエミッタ層との４層がそ
れぞれ互いに導電型を異にして隣接し、Ｎエミッタ層が
凹部に取り囲まれた短冊形のカソード電極を備えたカソ
ード領域に形成されてなるものにおいて、カソード電極
の中心軸近傍下にＮエミッタ層、ｐベース層、Ｎベース
層の三層よりなるトランジスタの直流電流増幅率を小さ
くする領域を設けたことを特徴とするＧＴＯサイリスタ
。 ２）特許請求の範囲第１項記載のＧＴＯサイリスタにお
いて、カソード電極の中心軸近傍下のカソード領域の表
面不純物濃度を１×１０＾１＾９ｃｍ＾３以下にするこ
とを特徴とするＧＴＯサイリスタ。 ３）特許請求の範囲第１項記載のＧＴＯサイリスタにお
いて、カソード電極の中心軸近傍下のＰベース領域に高
不純濃度領域を設けることを特徴とするＧＴＯサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19223985A JPS6252967A (ja) | 1985-08-31 | 1985-08-31 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19223985A JPS6252967A (ja) | 1985-08-31 | 1985-08-31 | Ｇｔｏサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252967A true JPS6252967A (ja) | 1987-03-07 |
Family
ID=16287968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19223985A Pending JPS6252967A (ja) | 1985-08-31 | 1985-08-31 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141774A (ja) * | 1985-12-16 | 1987-06-25 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| WO2023067997A1 (ja) * | 2021-10-20 | 2023-04-27 | 新電元工業株式会社 | サイリスタ及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
-
1985
- 1985-08-31 JP JP19223985A patent/JPS6252967A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141774A (ja) * | 1985-12-16 | 1987-06-25 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| WO2023067997A1 (ja) * | 2021-10-20 | 2023-04-27 | 新電元工業株式会社 | サイリスタ及びその製造方法 |
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