JPH041510B2 - - Google Patents
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- JPH041510B2 JPH041510B2 JP58058825A JP5882583A JPH041510B2 JP H041510 B2 JPH041510 B2 JP H041510B2 JP 58058825 A JP58058825 A JP 58058825A JP 5882583 A JP5882583 A JP 5882583A JP H041510 B2 JPH041510 B2 JP H041510B2
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- Japan
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- insulated gate
- type region
- igr
- gate rectifier
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- 239000000463 material Substances 0.000 claims description 6
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- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
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- 238000005468 ion implantation Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】
発明の背景
本発明は絶縁ゲート整流器半導体デバイスに関
するものであり、更に詳しくはオン状態に「ラツ
チ」することなしに電流を通す、即ち通電状態に
なる改良された能力を有する絶縁ゲート整流器半
導体デバイスに関するものである。
するものであり、更に詳しくはオン状態に「ラツ
チ」することなしに電流を通す、即ち通電状態に
なる改良された能力を有する絶縁ゲート整流器半
導体デバイスに関するものである。
絶縁ゲート整流器（IGR）はその主電極（即
ち、その陽極と陰極）間の電流の流れを制御する
「ゲート」すなわち制御電極を有する半導体デバ
イスである。従来技術のIGRは1980年12月２日出
願の米国特許出願第212181号に詳細に説明され
（請求され）ている。
ち、その陽極と陰極）間の電流の流れを制御する
「ゲート」すなわち制御電極を有する半導体デバ
イスである。従来技術のIGRは1980年12月２日出
願の米国特許出願第212181号に詳細に説明され
（請求され）ている。
典型的なIGRには本来、寄生Ｐ−Ｎ−Ｐ−Ｎ構
造が含まれている。IGRはＰ−Ｎ−Ｐ−Ｎ構造が
オン状態にラツチしない限り正しく動作すること
ができる。しかし、この構造がオン状態にラツチ
すると、IGRではその制御電極による電流の制御
が全く行なわれなくなつてしまう。
造が含まれている。IGRはＰ−Ｎ−Ｐ−Ｎ構造が
オン状態にラツチしない限り正しく動作すること
ができる。しかし、この構造がオン状態にラツチ
すると、IGRではその制御電極による電流の制御
が全く行なわれなくなつてしまう。
本発明の発明者は従来のIGRにおける寄生Ｐ−
Ｎ−Ｐ−Ｎ構造がオン状態にラツチする理由を見
出した。その理由は、IGRのＰ型領域内に正孔電
流が存在していることである。（このＰ型領域は
IGRの制御電極に隣接しており、その中に拡散ま
たはイオン打込みによりＮ型領域が形成されてい
る。）正孔電流によつて、このＰ型領域内に電圧
降下が生じる。この電圧降下が非常に大きくなる
と、Ｐ型領域とＮ型領域の間のPN接合が過度に
順方向にバイアスされる、すなわち、寄生Ｐ−Ｎ
−Ｐ−Ｎ構造がオン状態にラツチするような状態
にバイアスされる。したがつて、オン状態にラツ
チされにくいIGRが提供されることが望ましい。
Ｎ−Ｐ−Ｎ構造がオン状態にラツチする理由を見
出した。その理由は、IGRのＰ型領域内に正孔電
流が存在していることである。（このＰ型領域は
IGRの制御電極に隣接しており、その中に拡散ま
たはイオン打込みによりＮ型領域が形成されてい
る。）正孔電流によつて、このＰ型領域内に電圧
降下が生じる。この電圧降下が非常に大きくなる
と、Ｐ型領域とＮ型領域の間のPN接合が過度に
順方向にバイアスされる、すなわち、寄生Ｐ−Ｎ
−Ｐ−Ｎ構造がオン状態にラツチするような状態
にバイアスされる。したがつて、オン状態にラツ
チされにくいIGRが提供されることが望ましい。
発明の目的
したがつて、本発明の目的は従来技術による絶
縁ゲート整流器に比べてオン状態にラツチする危
険性が大幅に低減された絶縁ゲート整流器を提供
することである。
縁ゲート整流器に比べてオン状態にラツチする危
険性が大幅に低減された絶縁ゲート整流器を提供
することである。
本発明のもう１つの目的は信頼性のある既存の
処理技術を使つて、オン状態にラツチすることの
ない通電能力を向上した絶縁ゲート整流器を提供
することである。
処理技術を使つて、オン状態にラツチすることの
ない通電能力を向上した絶縁ゲート整流器を提供
することである。
本発明の更にもう１つの目的はオン状態にラツ
チすることなく通電能力を向上し、制御電極に対
して低閾値電圧レベルを維持する絶縁ゲート整流
器を提供することである。
チすることなく通電能力を向上し、制御電極に対
して低閾値電圧レベルを維持する絶縁ゲート整流
器を提供することである。
本発明の上記以外の目的ならびに利点は本発明
についての以下の説明によつて当業者には明白に
理解されよう。
についての以下の説明によつて当業者には明白に
理解されよう。
発明の概要
本発明の上記目的を達成するために、導電型が
交互になるように順次隣接した第１、第２、第
３、および第４の領域を含む半導体本体と、絶縁
層と、絶縁層により半導体本体から離隔されて第
３の領域の上に設置された制御電極と、第１の領
域に接する第１の電極と、ならびに第３および第
４の領域に接する第２の電極とをそなえた改良さ
れた絶縁ゲート整流器が提供される。第１領域と
第３領域の中間にある第２領域の少なくとも一
部、制御電極の近くにある第３の領域の第１部
分、ならびに第１領域と第４領域の少なくとも主
部分は、それぞれ順次実質的により一層高いドー
ピング濃度にドープされる。第３領域には抵抗率
が第３領域の第１部分より低い第２部分が含まれ
ていて、第３領域と第４領域の間の接合が、絶縁
ゲート整流器を通電状態にラツチする程度にまで
順方向にバイアスされないようにする。
交互になるように順次隣接した第１、第２、第
３、および第４の領域を含む半導体本体と、絶縁
層と、絶縁層により半導体本体から離隔されて第
３の領域の上に設置された制御電極と、第１の領
域に接する第１の電極と、ならびに第３および第
４の領域に接する第２の電極とをそなえた改良さ
れた絶縁ゲート整流器が提供される。第１領域と
第３領域の中間にある第２領域の少なくとも一
部、制御電極の近くにある第３の領域の第１部
分、ならびに第１領域と第４領域の少なくとも主
部分は、それぞれ順次実質的により一層高いドー
ピング濃度にドープされる。第３領域には抵抗率
が第３領域の第１部分より低い第２部分が含まれ
ていて、第３領域と第４領域の間の接合が、絶縁
ゲート整流器を通電状態にラツチする程度にまで
順方向にバイアスされないようにする。
本発明に於いて新規性があると信じられる特徴
は請求範囲に記載したが、本発明の構成、動作方
法ならびに種々の目的および利点は図面による以
下の説明により更に完全に明らかとなろう。
は請求範囲に記載したが、本発明の構成、動作方
法ならびに種々の目的および利点は図面による以
下の説明により更に完全に明らかとなろう。
発明の特定実施例の説明
絶縁ゲート整流器（IGR）に於ける寄生Ｐ−Ｎ
−Ｐ−Ｎ構造がオン状態にラツチされる現象の詳
細は第１図により理解し得る。第１図には従来技
術によるIGR１０が示してある。
−Ｐ−Ｎ構造がオン状態にラツチされる現象の詳
細は第１図により理解し得る。第１図には従来技
術によるIGR１０が示してある。
IGR１０には複数のセル、たとえばセル１２，
１４，１６および１８がある。１つのセル、たと
えばセル１４がオン状態にラツチされる現象を理
解すれば、各セルは同様の動作を行なうので、
IGR１０がオン状態にラツチされることが理解さ
れよう。
１４，１６および１８がある。１つのセル、たと
えばセル１４がオン状態にラツチされる現象を理
解すれば、各セルは同様の動作を行なうので、
IGR１０がオン状態にラツチされることが理解さ
れよう。
IGRセル１４にはＰ型領域２０、Ｎ型領域２
２、Ｐ型領域２４、ならびにＮ型領域２６が含ま
れている。これらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構
造を構成する。セル１４には更に、絶縁層３０に
よりIGR半導体本体２９から離隔されてＰ型領域
２４の上に設置されたゲートすなわち制御電極２
８が含まれると共に、陽極３４ならびに陰極３６
が含まれている。
２、Ｐ型領域２４、ならびにＮ型領域２６が含ま
れている。これらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構
造を構成する。セル１４には更に、絶縁層３０に
よりIGR半導体本体２９から離隔されてＰ型領域
２４の上に設置されたゲートすなわち制御電極２
８が含まれると共に、陽極３４ならびに陰極３６
が含まれている。
閾値を越える正の電圧でゲート２８をバイアス
すると、Ｐ型領域２４の絶縁層３０に隣接する部
分が「反転」する。即ちこの部分には正孔（多数
キヤリヤ）より電子（少数キヤリヤ）が多くな
り、その結果この領域に電子を通すことのできる
反転チヤンネル３２が形成される。この反転チヤ
ンネル３２は「流量調節ゲート」の役目を果し、
ゲート２８の電圧値の大きさによつて制御された
レベルの電子流が陰極３６から電子流径路３８を
介してＮ型領域２２に流れるようにする。一方、
Ｐ型領域２０は正孔をＮ型領域２２に注入し、こ
の正孔の一部は正孔電流径路４０を通る。電子流
径路３８からの電子は正孔電流径路４０からの正
孔と再結合して、IGRの電流の大部分を形成す
る。しかし、本発明の発明者が見出したところに
よれば、Ｐ型領域２０からＮ型領域２２内に注入
された正孔の一部は正孔電流径路４２を通つてＰ
型領域２４に入り、陰極３６まで流れ続ける（そ
こで陰極３６からの電子と再結合する）。Ｐ型領
域２４内の正孔電流径路４２に流れる正孔によつ
て、Ｐ型領域２４とＮ型領域２６の間のPN接合
４４に沿つた位置Ａと位置Ｂの間に電圧降下が生
じる。正孔電流径路４２の正孔電流が高レベルに
なる程、位置Ａと位置Ｂの間の電圧降下が大きく
なる。この電圧降下がPN接合４４を過度に順方
向にバイアスする値より低い値に維持されている
限り、IGR１０は正しく動作することができる。
すると、Ｐ型領域２４の絶縁層３０に隣接する部
分が「反転」する。即ちこの部分には正孔（多数
キヤリヤ）より電子（少数キヤリヤ）が多くな
り、その結果この領域に電子を通すことのできる
反転チヤンネル３２が形成される。この反転チヤ
ンネル３２は「流量調節ゲート」の役目を果し、
ゲート２８の電圧値の大きさによつて制御された
レベルの電子流が陰極３６から電子流径路３８を
介してＮ型領域２２に流れるようにする。一方、
Ｐ型領域２０は正孔をＮ型領域２２に注入し、こ
の正孔の一部は正孔電流径路４０を通る。電子流
径路３８からの電子は正孔電流径路４０からの正
孔と再結合して、IGRの電流の大部分を形成す
る。しかし、本発明の発明者が見出したところに
よれば、Ｐ型領域２０からＮ型領域２２内に注入
された正孔の一部は正孔電流径路４２を通つてＰ
型領域２４に入り、陰極３６まで流れ続ける（そ
こで陰極３６からの電子と再結合する）。Ｐ型領
域２４内の正孔電流径路４２に流れる正孔によつ
て、Ｐ型領域２４とＮ型領域２６の間のPN接合
４４に沿つた位置Ａと位置Ｂの間に電圧降下が生
じる。正孔電流径路４２の正孔電流が高レベルに
なる程、位置Ａと位置Ｂの間の電圧降下が大きく
なる。この電圧降下がPN接合４４を過度に順方
向にバイアスする値より低い値に維持されている
限り、IGR１０は正しく動作することができる。
接合４４が過度に順方向にバイアスされると、
寄生Ｐ−Ｎ−Ｐ−Ｎ構成がオン状態にラツチし、
その結果、IGR１０の電流のゲート２８による制
御が完全に失なわれてしまう。IGR１０の電流が
減少するにつれ正孔電流径路４２の正孔電流が減
少する限り、IGR１０は正しく動作することがで
きる。と云うのは、位置Ａと位置Ｂの間の電圧降
下によつて接合４４が過度に順方向にバイアスさ
れないような値にIGR１０の最大電流が制限され
るからである。しかし、これはIGR１０の通電能
力を充分に使つていないことになる。
寄生Ｐ−Ｎ−Ｐ−Ｎ構成がオン状態にラツチし、
その結果、IGR１０の電流のゲート２８による制
御が完全に失なわれてしまう。IGR１０の電流が
減少するにつれ正孔電流径路４２の正孔電流が減
少する限り、IGR１０は正しく動作することがで
きる。と云うのは、位置Ａと位置Ｂの間の電圧降
下によつて接合４４が過度に順方向にバイアスさ
れないような値にIGR１０の最大電流が制限され
るからである。しかし、これはIGR１０の通電能
力を充分に使つていないことになる。
本発明の発明者は、Ｐ型領域２４内の位置Ａと
位置Ｂの間の抵抗を低減することにより従来技術
のIGR１０の通電能力を増大できることを見出し
た。このようにする１つの手法は（第１図で見
て）Ｎ型領域２６の横方向幅を短かくすることで
ある。しかし、この手法は、Ｎ型領域２６のよう
な領域をどの位狭くするかをきめるリソグラフイ
（lithography）の最新技術水準によつて制約され
る。第２の手法はＰ型領域２４を高濃度にドーピ
ングすることによりその抵抗率を低下させるもの
である。しかし、この手法では、反転チヤンネル
３２の形成に必要なゲート２８の閾値電圧レベル
が上昇するという望ましくないことが起きる。第
３の手法として、Ｐ型領域２４の深さ（第１図の
垂直寸法）を大きくすることができる。しかし、
こうするとＰ型領域２４が拡散またはイオン打込
みによつて形成される場合、Ｐ型領域２４の幅が
大きくなつてしまう。その結果、反転チヤンネル
３２が長くなり、その抵抗値が大きくなる。チヤ
ンネル３２の抵抗値が大きくなると、IGR１０両
端間の順方向電圧降下が大きくなるという望まし
くない結果が生じる。
位置Ｂの間の抵抗を低減することにより従来技術
のIGR１０の通電能力を増大できることを見出し
た。このようにする１つの手法は（第１図で見
て）Ｎ型領域２６の横方向幅を短かくすることで
ある。しかし、この手法は、Ｎ型領域２６のよう
な領域をどの位狭くするかをきめるリソグラフイ
（lithography）の最新技術水準によつて制約され
る。第２の手法はＰ型領域２４を高濃度にドーピ
ングすることによりその抵抗率を低下させるもの
である。しかし、この手法では、反転チヤンネル
３２の形成に必要なゲート２８の閾値電圧レベル
が上昇するという望ましくないことが起きる。第
３の手法として、Ｐ型領域２４の深さ（第１図の
垂直寸法）を大きくすることができる。しかし、
こうするとＰ型領域２４が拡散またはイオン打込
みによつて形成される場合、Ｐ型領域２４の幅が
大きくなつてしまう。その結果、反転チヤンネル
３２が長くなり、その抵抗値が大きくなる。チヤ
ンネル３２の抵抗値が大きくなると、IGR１０両
端間の順方向電圧降下が大きくなるという望まし
くない結果が生じる。
本発明によるIGR５０を第２図に示してある。
IGR５０には、相互にほぼ対称なセル５２および
５４、ならびに構造および動作がそれぞれセル５
２および５４に相当するセル５６および５８が含
まれている。従つて、セル５４のみについて以下
に詳細に説明する。
IGR５０には、相互にほぼ対称なセル５２および
５４、ならびに構造および動作がそれぞれセル５
２および５４に相当するセル５６および５８が含
まれている。従つて、セル５４のみについて以下
に詳細に説明する。
IGR５０にはたとえばシリコンから製造した半
導体本体５５、Ｐ型領域６０、Ｎ型領域６２、Ｐ
型領域６４およびＮ型領域６６が含まれており、
これらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構成を構成し
ている。IGRセル５４には更に、Ｐ型領域６０に
接した陽極６８、Ｐ型領域６４およびＮ型領域６
６の両方に接した陰極７０、ならびに絶縁層７４
によつてIGR半導体本体５５から離隔されたゲー
トすなわちゲート制御電極７２が含まれている。
ゲート７２は第２領域６２に近接した位置７６か
らＮ型領域６６に近接した位置７８までの間、Ｐ
型領域６４の上に設置されている。
導体本体５５、Ｐ型領域６０、Ｎ型領域６２、Ｐ
型領域６４およびＮ型領域６６が含まれており、
これらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構成を構成し
ている。IGRセル５４には更に、Ｐ型領域６０に
接した陽極６８、Ｐ型領域６４およびＮ型領域６
６の両方に接した陰極７０、ならびに絶縁層７４
によつてIGR半導体本体５５から離隔されたゲー
トすなわちゲート制御電極７２が含まれている。
ゲート７２は第２領域６２に近接した位置７６か
らＮ型領域６６に近接した位置７８までの間、Ｐ
型領域６４の上に設置されている。
閾値レベルを超える正電圧でゲート７２をバイ
アスしたとき、Ｐ型領域６４の絶縁層７４に接す
る部分が反転して、反転チヤンネル８０ができて
電子を通す。この反転チヤンネル８０は陰極７０
とＮ型領域６２との間の電子流径路８２を完成す
る。Ｐ型領域６０は正孔をＮ型領域６２に注入す
る。これらの正孔の一部は正孔電流径路８４に流
入して、電子流径路８２からの電子と再結合す
る。これらの正孔のもう１つの部分は正孔電流径
路８３に流入し、Ｐ型領域６４を通つて陰極７０
に達する（ここで正孔は陰極７０からの電子と再
結合する）。
アスしたとき、Ｐ型領域６４の絶縁層７４に接す
る部分が反転して、反転チヤンネル８０ができて
電子を通す。この反転チヤンネル８０は陰極７０
とＮ型領域６２との間の電子流径路８２を完成す
る。Ｐ型領域６０は正孔をＮ型領域６２に注入す
る。これらの正孔の一部は正孔電流径路８４に流
入して、電子流径路８２からの電子と再結合す
る。これらの正孔のもう１つの部分は正孔電流径
路８３に流入し、Ｐ型領域６４を通つて陰極７０
に達する（ここで正孔は陰極７０からの電子と再
結合する）。
Ｐ型領域６４内の正孔電流径路８３に正孔が流
れた結果、IGR５０内の位置Ａと位置Ｂとの間の
電圧降下が第１図の従来技術によるIGR１０の対
応する電圧降下に比べて小さくなる。これは変形
したＰ型領域６４によつて生じる。領域６４には
部分８６および８８が含まれている。部分８８は
絶縁層７４に接しており、反転チヤンネル８０を
含んでいる。部分８６は陰極７０からのびてお
り、部分８８に比べてドーピング濃度がかなり高
く（後で詳述する）、したがつて部分８８に比べ
て正孔に対する抵抗率が低くなる。部分８６の深
さ（第２図に於いて半導体本体５５の上側表面８
９から測る）は部分８８に比べてかなり大きい。
好ましい実施例に於いては、(1)IGR半導体本体５
５はウエーハーで構成され、(2)絶縁層７４は大体
平坦であり、(3)Ｐ型領域８６および８８ならびに
Ｎ型領域６６はそれぞれ、本体５５の上側主表面
８９を通して拡散された領域で構成される。たと
えば、部分８６は典型的には５ミクロンの深さ、
部分８８は２ミクロンの深さ、Ｎ型領域は１ミク
ロンの深さである。
れた結果、IGR５０内の位置Ａと位置Ｂとの間の
電圧降下が第１図の従来技術によるIGR１０の対
応する電圧降下に比べて小さくなる。これは変形
したＰ型領域６４によつて生じる。領域６４には
部分８６および８８が含まれている。部分８８は
絶縁層７４に接しており、反転チヤンネル８０を
含んでいる。部分８６は陰極７０からのびてお
り、部分８８に比べてドーピング濃度がかなり高
く（後で詳述する）、したがつて部分８８に比べ
て正孔に対する抵抗率が低くなる。部分８６の深
さ（第２図に於いて半導体本体５５の上側表面８
９から測る）は部分８８に比べてかなり大きい。
好ましい実施例に於いては、(1)IGR半導体本体５
５はウエーハーで構成され、(2)絶縁層７４は大体
平坦であり、(3)Ｐ型領域８６および８８ならびに
Ｎ型領域６６はそれぞれ、本体５５の上側主表面
８９を通して拡散された領域で構成される。たと
えば、部分８６は典型的には５ミクロンの深さ、
部分８８は２ミクロンの深さ、Ｎ型領域は１ミク
ロンの深さである。
IGR５０の各種領域に対する典型的なドーピン
グ濃度（即ち１立方センチメートル当りのドーパ
ント原子の数）は下記数値の程度である。
グ濃度（即ち１立方センチメートル当りのドーパ
ント原子の数）は下記数値の程度である。
第１領域６０：1019
第２領域６２：1014乃至５×1015
Ｐ型部分８８：1017乃至５×1018
Ｐ型部分８６：1019
Ｎ型領域６６：1019より大。
したがつて、Ｐ型部分８６のドーピング濃度は
Ｐ型部分８８のドーピング濃度に比べて実質的に
高い。ここで、「実質的に高い」とは少なくとも
１桁程度高いことを意味する。
Ｐ型部分８８のドーピング濃度に比べて実質的に
高い。ここで、「実質的に高い」とは少なくとも
１桁程度高いことを意味する。
少なくともIGR１０とIGR５０がほぼ同一でた
だIGR５０に部分８６が含まれている点だけが相
違している場合、IGR５０実施例は従来技術によ
るIGR１０に比べてほぼ１桁高い電流レベルで、
オン状態にラツチすることなしに動作し得ること
が見出された。
だIGR５０に部分８６が含まれている点だけが相
違している場合、IGR５０実施例は従来技術によ
るIGR１０に比べてほぼ１桁高い電流レベルで、
オン状態にラツチすることなしに動作し得ること
が見出された。
更にIGR５０の実施例によれば、従来技術によ
るIGR１０のＰ型領域２４の位置Ａと位置Ｂの間
の抵抗値を低下させるための前述の他の諸手法の
欠点が除去される。特に、改良したIGR５０は信
頼性のある既存のプレーナー拡散技術を使つて製
造することができる。更に、改良したIGR５０に
於いて、Ｐ型領域６４の反転チヤンネル８０を含
む部分８８は従来技術によるIGR１０のＰ型領域
２４の反転チヤンネル３２を含む部分と同一にす
ることができる。したがつて、反転チヤンネル８
０を形成するためのIGR５０のゲート２８に於け
る閾値電圧レベル、並びにIGR５０両端間の順方
向電圧降下は共に、従来技術によるIGR１０の対
応する値よりも大きくなるという望ましくないこ
とは起きない。
るIGR１０のＰ型領域２４の位置Ａと位置Ｂの間
の抵抗値を低下させるための前述の他の諸手法の
欠点が除去される。特に、改良したIGR５０は信
頼性のある既存のプレーナー拡散技術を使つて製
造することができる。更に、改良したIGR５０に
於いて、Ｐ型領域６４の反転チヤンネル８０を含
む部分８８は従来技術によるIGR１０のＰ型領域
２４の反転チヤンネル３２を含む部分と同一にす
ることができる。したがつて、反転チヤンネル８
０を形成するためのIGR５０のゲート２８に於け
る閾値電圧レベル、並びにIGR５０両端間の順方
向電圧降下は共に、従来技術によるIGR１０の対
応する値よりも大きくなるという望ましくないこ
とは起きない。
以下本発明を特定の実施例を図示し説明してき
たが、多くの変型や変更を当業者はなし得る。た
とえば、相補的なIGRを作ることもできる。この
場合、Ｎ型材料をＰ型材料、Ｐ型材料をＮ型材
料、電子を正孔、正孔を電子と置き換えて考えれ
ば、本発明の上記説明を適用することができる。
更に、Ｐ型領域６４の部分８６および８８ならび
にＮ型領域６６は拡散のかわりにイオン打込み技
術を用いて半導体本体５５の上側表面８９を通し
てつくることができる。更に、Ｎ型領域６２を修
正して、そのＰ型領域６０に接する部分をＰ型領
域６０と６４の中間にある部分に比べてドーピン
グ濃度が高くなるようにし、その中間にある部分
は上記の典型的なドーピング濃度にすることもで
きる。更に、Ｐ型領域６０を修正して、そのＮ型
領域６２に接する部分はその主要部分に比べてド
ーピング濃度を高くし、主要部分は上記典型的な
ドーピング濃度のままにしておくこともできる。
これらの両方変型については1981年11月23日出願
の米国出願番号第324245号に記載されている。し
たがつて、本明細書の請求範囲は本発明の趣旨と
範囲内にある上記ならびにそれに類するすべての
変形ならびに変更を包含するものと解すべきであ
る。
たが、多くの変型や変更を当業者はなし得る。た
とえば、相補的なIGRを作ることもできる。この
場合、Ｎ型材料をＰ型材料、Ｐ型材料をＮ型材
料、電子を正孔、正孔を電子と置き換えて考えれ
ば、本発明の上記説明を適用することができる。
更に、Ｐ型領域６４の部分８６および８８ならび
にＮ型領域６６は拡散のかわりにイオン打込み技
術を用いて半導体本体５５の上側表面８９を通し
てつくることができる。更に、Ｎ型領域６２を修
正して、そのＰ型領域６０に接する部分をＰ型領
域６０と６４の中間にある部分に比べてドーピン
グ濃度が高くなるようにし、その中間にある部分
は上記の典型的なドーピング濃度にすることもで
きる。更に、Ｐ型領域６０を修正して、そのＮ型
領域６２に接する部分はその主要部分に比べてド
ーピング濃度を高くし、主要部分は上記典型的な
ドーピング濃度のままにしておくこともできる。
これらの両方変型については1981年11月23日出願
の米国出願番号第324245号に記載されている。し
たがつて、本明細書の請求範囲は本発明の趣旨と
範囲内にある上記ならびにそれに類するすべての
変形ならびに変更を包含するものと解すべきであ
る。
第１図は従来技術による絶縁ゲート整流器の概
略断面図、第２図は本発明による絶縁ゲート整流
器の概略断面図である。 符号の説明 ５０……IGR、５５……IGRの半
導体本体、６０……Ｐ型領域、６２……Ｎ型領
域、６４……Ｐ型領域、６６……Ｎ型領域、６８
……陽極、７０……陰極、７２……制御電極、７
４……絶縁層、８０……反転チヤンネル、８２…
…電子流径路、８３……正孔電流径路、８６……
Ｐ型領域６４の部分、８８……Ｐ型領域６４の部
分。
略断面図、第２図は本発明による絶縁ゲート整流
器の概略断面図である。 符号の説明 ５０……IGR、５５……IGRの半
導体本体、６０……Ｐ型領域、６２……Ｎ型領
域、６４……Ｐ型領域、６６……Ｎ型領域、６８
……陽極、７０……陰極、７２……制御電極、７
４……絶縁層、８０……反転チヤンネル、８２…
…電子流径路、８３……正孔電流径路、８６……
Ｐ型領域６４の部分、８８……Ｐ型領域６４の部
分。
Claims (1)
- 【特許請求の範囲】 １ 上面８９を有すると共に、導電型が交互に変
る第１、第２、第３及び第４の領域６０，６２，
６４，６６を含み、該第２の領域６２が該第１の
領域６０に接し、該第３の領域６４が該第２の領
域６２の中に埋設され、該第４の領域６６が該第
３の領域６４の中に埋設されている半導体本体５
５と、 前記第１の領域６０に接する第１電極６８と、 前記第３の領域６４の上面部分、前記第４の領
域６６の上面部分及びこれらの２つの領域間に形
成されたPN接合８７の上面部分に接する第２電
極７０と、 前記本体５５から絶縁層７４により隔離されて
前記第２の領域６２の上面部分の上に設置される
と共に前記第３の領域６４の第１の部分８８の上
に該部分を完全に覆うように設置されて、該第１
の部分に反転チヤンネル８０を形成するゲート制
御電極７２とを含み、 前記第３の領域６４の第２の部分８６は前記第
１の部分８８よりも抵抗率が小さく、前記第２の
部分８６のドーピング濃度は前記第１の部分８８
のドーピング濃度よりも少なくとも１桁高く、更
に前記上面８９から測つた前記第２の部分８６の
深さが前記第１の部分８８よりも大きいことを特
徴とする絶縁ゲート整流器。 ２ 特許請求の範囲第１項記載の絶縁ゲート整流
器に於いて、前記絶縁層７４が大体平坦である絶
縁ゲート整流器。 ３ 特許請求の範囲第１又は２項記載の絶縁ゲー
ト整流器に於いて、前記第３の領域６４の前記第
２の部分８６のドーピング濃度が１立方センチメ
ートル当り約1019ドーパント原子数である絶縁ゲ
ート整流器。 ４ 特許請求の範囲第１乃至３項のいずれか１項
に記載の絶縁ゲート整流器に於いて、前記半導体
本体５５が半導体材料のウエーハーで構成されて
いる絶縁ゲート整流器。 ５ 特許請求の範囲第４項記載の絶縁ゲート整流
器に於いて、前記第１電極６８が前記ウエーハー
の第１主面に接し、かつ前記第２電極７０が前記
ウエーハーの第２主面に接している絶縁ゲート整
流器。 ６ 特許請求の範囲第４又は５項記載の絶縁ゲー
ト整流器に於いて、半導体材料の前記ウエーハー
がシリコンよりなる絶縁ゲート整流器。 ７ 特許請求の範囲第１乃至６項のいずれか１項
に記載の絶縁ゲート整流器に於いて、前記第１の
領域６０の導電型がＰ型である絶縁ゲート整流
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36507682A | 1982-04-05 | 1982-04-05 | |
| US365076 | 1982-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197771A JPS58197771A (ja) | 1983-11-17 |
| JPH041510B2 true JPH041510B2 (ja) | 1992-01-13 |
Family
ID=23437375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5882583A Granted JPS58197771A (ja) | 1982-04-05 | 1983-04-05 | 通電能力を改善した絶縁ゲ−ト整流器 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0091094B2 (ja) |
| JP (1) | JPS58197771A (ja) |
| DE (1) | DE3381633D1 (ja) |
| IE (1) | IE55992B1 (ja) |
| MX (1) | MX153449A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3447220A1 (de) * | 1983-12-30 | 1985-07-11 | General Electric Co., Schenectady, N.Y. | Thyristor mit abschaltvermoegen mit verbessertem emitter-bereich und verfahren zu seiner herstellung |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| WO1985005224A1 (en) * | 1984-05-02 | 1985-11-21 | Bell Telephone Manufacturing Company Naamloze Venn | Semiconductor device and arrangement |
| JP2585505B2 (ja) * | 1984-09-29 | 1997-02-26 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH0680817B2 (ja) * | 1985-03-20 | 1994-10-12 | 株式会社東芝 | 半導体装置 |
| EP0199293B2 (en) * | 1985-04-24 | 1995-08-30 | General Electric Company | Insulated gate semiconductor device |
| JPH07101737B2 (ja) * | 1985-12-24 | 1995-11-01 | 富士電機株式会社 | 半導体装置の製造方法 |
| DE3688057T2 (de) * | 1986-01-10 | 1993-10-07 | Gen Electric | Halbleitervorrichtung und Methode zur Herstellung. |
| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| DE3942490C2 (de) * | 1989-12-22 | 1994-03-24 | Daimler Benz Ag | Feldeffekt-gesteuertes Halbleiterbauelement |
| JPH0448643U (ja) * | 1990-08-31 | 1992-04-24 | ||
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107265A (en) * | 1979-02-06 | 1980-08-16 | Siemens Ag | Thyristor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| FR2488046A1 (fr) * | 1980-07-31 | 1982-02-05 | Silicium Semiconducteur Ssc | Dispositif de puissance a commande par transistor dmos |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
-
1983
- 1983-03-23 IE IE63883A patent/IE55992B1/en not_active IP Right Cessation
- 1983-03-30 DE DE8383103196T patent/DE3381633D1/de not_active Expired - Lifetime
- 1983-03-30 EP EP19830103196 patent/EP0091094B2/en not_active Expired - Lifetime
- 1983-04-05 JP JP5882583A patent/JPS58197771A/ja active Granted
- 1983-04-05 MX MX19684183A patent/MX153449A/es unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107265A (en) * | 1979-02-06 | 1980-08-16 | Siemens Ag | Thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| IE55992B1 (en) | 1991-03-13 |
| JPS58197771A (ja) | 1983-11-17 |
| EP0091094A2 (en) | 1983-10-12 |
| MX153449A (es) | 1986-10-10 |
| EP0091094B2 (en) | 1993-03-10 |
| IE830638L (en) | 1983-10-05 |
| DE3381633D1 (de) | 1990-07-12 |
| EP0091094B1 (en) | 1990-06-06 |
| EP0091094A3 (en) | 1986-03-26 |
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