JPS58197771A - 通電能力を改善した絶縁ゲ−ト整流器 - Google Patents
通電能力を改善した絶縁ゲ−ト整流器Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は絶縁ゲート整流器半導体テバイスに関するもの
であり、更に詳しくはオン状態に「ラッチ」することな
しに電流を通、、す、即ち通電状態になる改良された能
力を有する絶縁ゲート整流器半導体デバイスに関するも
のである。
であり、更に詳しくはオン状態に「ラッチ」することな
しに電流を通、、す、即ち通電状態になる改良された能
力を有する絶縁ゲート整流器半導体デバイスに関するも
のである。
絶縁ゲート整流器（ＩＧ）Ｌ）はその主電極（即ち。
その陽極と陰極）間の電流の流れを制御する「ゲート」
すなわち制御電極を有する半導体テノ（イスである。従
来技術のＩＧＩ（は／９ｇＯ年７２月コ日出願の米国特
許出願箱２１２．１ｇ１号に詳細に説明され（請求され
）でいる。
すなわち制御電極を有する半導体テノ（イスである。従
来技術のＩＧＩ（は／９ｇＯ年７２月コ日出願の米国特
許出願箱２１２．１ｇ１号に詳細に説明され（請求され
）でいる。
典型的なＩＧｉ（には本来、寄生Ｐ−Ｎ−Ｐ−Ｎ構造が
含まれている。ＩＧＲはＰ−Ｎ−Ｐ−Ｎ構造がオン状態
にラッテしない限り正しく動作することができろ。しか
し、この構造がオン状態にラッチすると、 ＩＧＩ（で
はその制御電極による電流の制御が全く行なわれなくな
ってしまう。
含まれている。ＩＧＲはＰ−Ｎ−Ｐ−Ｎ構造がオン状態
にラッテしない限り正しく動作することができろ。しか
し、この構造がオン状態にラッチすると、 ＩＧＩ（で
はその制御電極による電流の制御が全く行なわれなくな
ってしまう。
本発明の発明者は従来のＩＧＲにおける寄生Ｐ−Ｎ−Ｐ
−Ｎ構造がオン状態にラッチする理由を見出した。その
理由は、ＩＧｉ（のＰ型頭域内に正孔電流が存在してい
ることである。（このＰ型頭域はＩＧ）ｔの制御電極に
隣接しており、その中に拡散またはイオン打込み、によ
りＮ型領域が形成されてし・、 ゛ る。）正札を流によって、このＰ型頭域内に電圧降下が
生じる。この電圧降下が非常に大きくなると、ｐｆｊ１
領域とＮ型領域の間のＰＮ接合が過度に順方向にバイア
スされる、すなわち、寄生Ｐ−Ｎ−Ｐ−Ｎ構造がオン状
態にラッチするような状態にバイアスされる。したがっ
て、オン状態にラッチされにくいＩＧＲが提供されるこ
とが望ましい。
−Ｎ構造がオン状態にラッチする理由を見出した。その
理由は、ＩＧｉ（のＰ型頭域内に正孔電流が存在してい
ることである。（このＰ型頭域はＩＧ）ｔの制御電極に
隣接しており、その中に拡散またはイオン打込み、によ
りＮ型領域が形成されてし・、 ゛ る。）正札を流によって、このＰ型頭域内に電圧降下が
生じる。この電圧降下が非常に大きくなると、ｐｆｊ１
領域とＮ型領域の間のＰＮ接合が過度に順方向にバイア
スされる、すなわち、寄生Ｐ−Ｎ−Ｐ−Ｎ構造がオン状
態にラッチするような状態にバイアスされる。したがっ
て、オン状態にラッチされにくいＩＧＲが提供されるこ
とが望ましい。
発明の目的
したがって１本発明の目的は従来技術による絶すること
である。
である。
本発明のもう１つの目的は信頼性のある既存の処理技術
を使って、オン状態にラッチすることのない通電能力を
向上した絶縁ゲート整流器を提供することである。
を使って、オン状態にラッチすることのない通電能力を
向上した絶縁ゲート整流器を提供することである。
本発明の更にもう１つの目的はオン状態にラッチするこ
となく通電能力を向上し、制ａｔ極に対して低閾値電圧
レベルを維持する絶縁ゲート整流器を提供することであ
る。
となく通電能力を向上し、制ａｔ極に対して低閾値電圧
レベルを維持する絶縁ゲート整流器を提供することであ
る。
本発明の上記以外の目的ならびに利点は本発明について
の以下の説明によって当業者には明白に理解されよう。
の以下の説明によって当業者には明白に理解されよう。
発明の概要
本発明の上記目的を達成するために、導電型が交互にな
るように順次隣接した第１．第２．第３、および第ｑの
領域を含む半導体本体と、絶縁層と、絶縁層により半導
体本体から離隔されて第３の領域の上に設置された制御
電極と、第１の領域に接する第１の電極と、ならびに第
３および第ｑの領域に接する第ユの電極とをそなえた改
良された絶縁ゲート整流器が提供される。第１領域と第
３領域の中間にある第コ領域の少なくとも一部。
るように順次隣接した第１．第２．第３、および第ｑの
領域を含む半導体本体と、絶縁層と、絶縁層により半導
体本体から離隔されて第３の領域の上に設置された制御
電極と、第１の領域に接する第１の電極と、ならびに第
３および第ｑの領域に接する第ユの電極とをそなえた改
良された絶縁ゲート整流器が提供される。第１領域と第
３領域の中間にある第コ領域の少なくとも一部。
制御電極の近くにある第３の領域の第１部分、ならびに
第１領域と第ｑ領域の少なくとも主部分は、それぞれ順
次実質的により一層高いトーヒンク濃度にドープされる
。第３領域には抵抗率が第３領域の第１ｍ分より低い第
２部分が含まれていて、第３領域と第グ領域の間の接合
が、絶縁ゲート整流器を通電状態にラッチする程度にま
で順方向にバイアスされないようにする。
第１領域と第ｑ領域の少なくとも主部分は、それぞれ順
次実質的により一層高いトーヒンク濃度にドープされる
。第３領域には抵抗率が第３領域の第１ｍ分より低い第
２部分が含まれていて、第３領域と第グ領域の間の接合
が、絶縁ゲート整流器を通電状態にラッチする程度にま
で順方向にバイアスされないようにする。
本発明に於いて新規性があると信じられる特徴は請求範
囲に記載したが、本発明の構成、動作方法ならびに種々
の目的′および利点は図面による以下の説明により更に
完全に明らかとなろう。
囲に記載したが、本発明の構成、動作方法ならびに種々
の目的′および利点は図面による以下の説明により更に
完全に明らかとなろう。
絶縁ゲート整流器（ＩＧＲ）に於ける寄生Ｐ−＋’Ｊ−
Ｐ−Ｎ構造がオン状態にラッチされる現象の詳細は第１
図により理解し得る。第１図には従来技術によるＩＧＲ
１０が示しである。
Ｐ−Ｎ構造がオン状態にラッチされる現象の詳細は第１
図により理解し得る。第１図には従来技術によるＩＧＲ
１０が示しである。
ＩＧＩ（１０には複数のセル、たとえばセル１２ 、１
４．１６および１８がある。１つのセル、たとえばセル
１４がオン状態にラッチされる現象を理解すれば、各セ
ルは同様の動作を行なうので、ＩＧＲｌＱがオン状態に
ラッチされることが理解されよう。
４．１６および１８がある。１つのセル、たとえばセル
１４がオン状態にラッチされる現象を理解すれば、各セ
ルは同様の動作を行なうので、ＩＧＲｌＱがオン状態に
ラッチされることが理解されよう。
Ｉ（３にセル１４にはＰ壁領域２０、Ｎ型領域２２、Ｐ
型頭域２４、ならびにＮ型領域２６が含まれている。こ
れらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構造を構成する。
型頭域２４、ならびにＮ型領域２６が含まれている。こ
れらの領域は寄生Ｐ−Ｎ−Ｐ−Ｎ構造を構成する。
セル１４には更に、絶縁層３０によりＩＧＲ半導体本体
２９かも離隔されてＰ型頭域２４の上に設置されたゲー
トすなわち制御電極２８が含、まれると共に、陽極３４
ならびに陰極３６が含まれている。
２９かも離隔されてＰ型頭域２４の上に設置されたゲー
トすなわち制御電極２８が含、まれると共に、陽極３４
ならびに陰極３６が含まれている。
閾値を越える正の電圧でゲート２８をバイアスすると、
Ｐ型頭域２４の絶縁ｌ１ｉ３０に隣接する部分が１反転
」する。即ちこの部分には正孔（多数キャリヤ）より電
子（少数キャリヤ）が多くなり、その結果この領域に電
子を通すことのできる反転チャンネル３２が形成される
。この反転チャンネル３２は「流量調節ゲート」の役目
を果し、ゲート２８の電圧値の大きさによって制御され
たレベルの電子流が陰極３６から電子流径路３８を介し
てＮ型領域２２に流れるようにする。一方、Ｐ壁領域２
０は正孔をＮ型領域２２に注入し、この正札の一部は正
札電流径路４０を通る。′電子流径路３８からの電子は
正札電流径路４０からの正札と再結合して、ＩＧＩ（の
電流の大部分を形成する。しかし、本発明の発明者が見
出したところによれば、Ｐ壁領域２０からＮ型領域２２
内に注入された正孔の一部は正孔電流径路４２を通って
Ｐ型頭域２４に入り、陰極３６まで流れ続ける（そこで
陰極３６からの電子と再結合する〕。Ｐ型領域２４内の
正孔電流径路４２に流れる正札によって、Ｐ型頭域２４
とＮ型領域２６の間のＰＮ接合４４に浴った位置Ａと位
置Ｂの間に電圧降下が生じる。正札電流径路４２の正孔
電流が高レベルになる程、位置Ａと位置Ｂの間の電圧降
下が大きくなる。この電圧降下がＰＮ接合４４を過度に
順方向にバイアスする値より低い値に維持されて（・る
限り、ＩＧＩ（ｉＱは正しく動作することができる。
Ｐ型頭域２４の絶縁ｌ１ｉ３０に隣接する部分が１反転
」する。即ちこの部分には正孔（多数キャリヤ）より電
子（少数キャリヤ）が多くなり、その結果この領域に電
子を通すことのできる反転チャンネル３２が形成される
。この反転チャンネル３２は「流量調節ゲート」の役目
を果し、ゲート２８の電圧値の大きさによって制御され
たレベルの電子流が陰極３６から電子流径路３８を介し
てＮ型領域２２に流れるようにする。一方、Ｐ壁領域２
０は正孔をＮ型領域２２に注入し、この正札の一部は正
札電流径路４０を通る。′電子流径路３８からの電子は
正札電流径路４０からの正札と再結合して、ＩＧＩ（の
電流の大部分を形成する。しかし、本発明の発明者が見
出したところによれば、Ｐ壁領域２０からＮ型領域２２
内に注入された正孔の一部は正孔電流径路４２を通って
Ｐ型頭域２４に入り、陰極３６まで流れ続ける（そこで
陰極３６からの電子と再結合する〕。Ｐ型領域２４内の
正孔電流径路４２に流れる正札によって、Ｐ型頭域２４
とＮ型領域２６の間のＰＮ接合４４に浴った位置Ａと位
置Ｂの間に電圧降下が生じる。正札電流径路４２の正孔
電流が高レベルになる程、位置Ａと位置Ｂの間の電圧降
下が大きくなる。この電圧降下がＰＮ接合４４を過度に
順方向にバイアスする値より低い値に維持されて（・る
限り、ＩＧＩ（ｉＱは正しく動作することができる。
接合４４が過度に順方向にバイアスされると・寄生Ｐ−
Ｎ−Ｐ−Ｎ構成がオン状態にラッチし、その結果、ＩＧ
）（ＩＱの電流のゲート２８による制御が完全に失なわ
れてしまう。ＩＧＲＩＯの電流が減少するにつれ正孔電
流径路４２の正孔電流が減少する限り、ＩＧＲｌｏは正
しく動作することができる。と云うのは、位置Ａと位置
Ｂの間の電圧降下によって接合４４が過度に順方向にバ
イアスされないような値にＩＧＲＩＱの最大電流が制限
されるからであるｏしかし、これはＩＧＩ（１０の通電
能力を充分に使っていないことになる。
Ｎ−Ｐ−Ｎ構成がオン状態にラッチし、その結果、ＩＧ
）（ＩＱの電流のゲート２８による制御が完全に失なわ
れてしまう。ＩＧＲＩＯの電流が減少するにつれ正孔電
流径路４２の正孔電流が減少する限り、ＩＧＲｌｏは正
しく動作することができる。と云うのは、位置Ａと位置
Ｂの間の電圧降下によって接合４４が過度に順方向にバ
イアスされないような値にＩＧＲＩＱの最大電流が制限
されるからであるｏしかし、これはＩＧＩ（１０の通電
能力を充分に使っていないことになる。
本発明の発明者は、Ｐ型領域２４内の位置Ａと位置Ｂの
間の抵抗を低減することにより従来技術のＩＧＲｌｏの
通電能力を増大できることを見出した。
間の抵抗を低減することにより従来技術のＩＧＲｌｏの
通電能力を増大できることを見出した。
かじ、この手法は、Ｎ型領域２６のような領域をどの位
狭く作れるかをきめるリソグラフィ（ｌｉｔｈｏ−ｇｒ
ａｐｈｙ ）の最新技術水準によって制約される。第コ
の手法はＰ型頭域２４を高濃度にドーヒ°ングすること
によりその抵抗率を低下させるものである。
狭く作れるかをきめるリソグラフィ（ｌｉｔｈｏ−ｇｒ
ａｐｈｙ ）の最新技術水準によって制約される。第コ
の手法はＰ型頭域２４を高濃度にドーヒ°ングすること
によりその抵抗率を低下させるものである。
しかし、この手法では１反転チャンネル３２の形成に必
要なゲート２８の閾値電圧レベルが上昇するという望ま
しくないことが起きる。第３の手法として２Ｐ型領域２
４の深さく第７図の垂直寸法）を大きくすることができ
ろ。しかし、こうするとＰ型頭域２４が拡散またはイオ
ン打込みによって形成される場合、Ｐ型頭域２４の幅が
大ぎくなってしまうＱその結果、反転チャンネル３２が
長くなり、その抵抗値が大きくなる。チャンネル３２の
抵抗値が大きくなると、ＩＧｉ（ｉＱ両端間の順方向電
圧降下が大きくなるという望ましくない結果が生じる。
要なゲート２８の閾値電圧レベルが上昇するという望ま
しくないことが起きる。第３の手法として２Ｐ型領域２
４の深さく第７図の垂直寸法）を大きくすることができ
ろ。しかし、こうするとＰ型頭域２４が拡散またはイオ
ン打込みによって形成される場合、Ｐ型頭域２４の幅が
大ぎくなってしまうＱその結果、反転チャンネル３２が
長くなり、その抵抗値が大きくなる。チャンネル３２の
抵抗値が大きくなると、ＩＧｉ（ｉＱ両端間の順方向電
圧降下が大きくなるという望ましくない結果が生じる。
本発明によるＩＧ）ｔ ５０を第一図に示し℃ある０Ｉ
ＧＲ５Ｑには、相互にほぼ対称なセル５２および５４、
ならびに構造および動作がそれぞれセル５２および５４
に相当するセル５６および５８が含まれている。従って
、セル５４のみについて以下に詳細に説明する。
ＧＲ５Ｑには、相互にほぼ対称なセル５２および５４、
ならびに構造および動作がそれぞれセル５２および５４
に相当するセル５６および５８が含まれている。従って
、セル５４のみについて以下に詳細に説明する。
１（３Ｒ５０にはたとえばシリコンから製造した半導体
本体５５、Ｐ型領域６０、Ｎ型領域６２．Ｐ副領域６４
およびＮ型領域６６が含まれており、これらの領域は寄
生Ｐ−Ｎ−Ｐ−Ｎ構造を構成している。Ｉ ＧＲセル５
４＆Ｃは更に、Ｐ型領域６０に接した陽極６８、Ｐ副領
域６４およびＮ型領域６６の両方に接した陰極１０、な
らびに絶縁層Ｔ４によってＩＧ）を半導体本体５５から
離隔されたゲートすなわち制御電極７２が含まれている
。ゲート７２は第コ領域６２６Ｃ近接した位置７６から
Ｎ型領域６６に近接した位置７Ｂまでの間、Ｐ型領域６
４ノ上に設置されている。
本体５５、Ｐ型領域６０、Ｎ型領域６２．Ｐ副領域６４
およびＮ型領域６６が含まれており、これらの領域は寄
生Ｐ−Ｎ−Ｐ−Ｎ構造を構成している。Ｉ ＧＲセル５
４＆Ｃは更に、Ｐ型領域６０に接した陽極６８、Ｐ副領
域６４およびＮ型領域６６の両方に接した陰極１０、な
らびに絶縁層Ｔ４によってＩＧ）を半導体本体５５から
離隔されたゲートすなわち制御電極７２が含まれている
。ゲート７２は第コ領域６２６Ｃ近接した位置７６から
Ｎ型領域６６に近接した位置７Ｂまでの間、Ｐ型領域６
４ノ上に設置されている。
閾値レベルを超える正電圧でゲート７２をバイアスした
とき、Ｐ副領域６４の絶縁層７４Ｖｃ接する部分が反転
して、反転チャンネル８０ができて電子を通す。この反
転チャンネル８０は陰極７０とＮ型領域６２正孔をＮ型
領域６２に注入する。これらの正孔の一部は正孔電流径
路８４に流入して、電子流径路８２がらの電子と再結合
する。これらの正孔のも５１つの部分は正孔電流径路８
３に流入し、Ｐ副領域６４を通って陰極７０に達する（
ここで正孔は陰極７０からの電子と再結合する）。
とき、Ｐ副領域６４の絶縁層７４Ｖｃ接する部分が反転
して、反転チャンネル８０ができて電子を通す。この反
転チャンネル８０は陰極７０とＮ型領域６２正孔をＮ型
領域６２に注入する。これらの正孔の一部は正孔電流径
路８４に流入して、電子流径路８２がらの電子と再結合
する。これらの正孔のも５１つの部分は正孔電流径路８
３に流入し、Ｐ副領域６４を通って陰極７０に達する（
ここで正孔は陰極７０からの電子と再結合する）。
Ｐ型領域６４内の正孔電流径路８３に正孔が流れた結果
、 ＩＧＲ５０内の位置へと位置Ｂとの間の電圧降下が
第１図の従来技術によるＩＧｉ（ｉＱの対応する電圧降
下に比べて小さくなる。これは変形したＰ副領域６４に
よって生じる。領域６４には部分８６および８８が含ま
れている。部分８８は絶縁１１７４に接しており、反転
チャンネル８０を含んでいる。部分８６は陰極７０から
のびており１部分８８に比べてドーピング濃度がかなり
高くＣ後で詳述する）、シたがって部分８８に比べて正
孔に対する抵抗率が低くなる。
、 ＩＧＲ５０内の位置へと位置Ｂとの間の電圧降下が
第１図の従来技術によるＩＧｉ（ｉＱの対応する電圧降
下に比べて小さくなる。これは変形したＰ副領域６４に
よって生じる。領域６４には部分８６および８８が含ま
れている。部分８８は絶縁１１７４に接しており、反転
チャンネル８０を含んでいる。部分８６は陰極７０から
のびており１部分８８に比べてドーピング濃度がかなり
高くＣ後で詳述する）、シたがって部分８８に比べて正
孔に対する抵抗率が低くなる。
部分８６の深さく第２図に於いて半導体本体５５の上側
表面８９から測る）は部分８８に比べてかなり大きい。
表面８９から測る）は部分８８に比べてかなり大きい。
好ましい実施例に於いては、ｉｌｌ ＩＧＲ半導体本体
５５はウェーハーで構成され、（２１絶縁層７４は大体
平坦であり、１３１Ｐ型領域８６および８８ならびにＮ
型領域６６はそれぞれ、本体５５の上側主表面８９を通
して拡散された領域で構成される。たとえば、部分８６
は典型的にはＳミクロンの深さ９部分８Ｂはコミクロン
の深さ、Ｎ型領域は１ミクロンの深さである。
５５はウェーハーで構成され、（２１絶縁層７４は大体
平坦であり、１３１Ｐ型領域８６および８８ならびにＮ
型領域６６はそれぞれ、本体５５の上側主表面８９を通
して拡散された領域で構成される。たとえば、部分８６
は典型的にはＳミクロンの深さ９部分８Ｂはコミクロン
の深さ、Ｎ型領域は１ミクロンの深さである。
ＩＧ）ｔ５Ｑの各種領域に対する典型的なドーピング濃
度（即ち／立方センチメートル当りのドー・くント原子
の数）は下記数値の程度である。
度（即ち／立方センチメートル当りのドー・くント原子
の数）は下記数値の程度である。
第１領域６０．１０
第ユ領域６２：１０１４乃至３Ｘ／Ｑ”Ｐ ｍ部分８８
： １０１７乃至５ ｘ １０１ｓＰ型部分８６：１
０１９ Ｎ型領域６６：１０”より大。
： １０１７乃至５ ｘ １０１ｓＰ型部分８６：１
０１９ Ｎ型領域６６：１０”より大。
シタがって、ＰＭｍ部分８６ドーピング濃度はＰ型部分
８８のドーピング濃度に比べて実質的に高い０ここで、
「実質的に高い」とは少なくとも／桁程度高いことを意
味する。
８８のドーピング濃度に比べて実質的に高い０ここで、
「実質的に高い」とは少なくとも／桁程度高いことを意
味する。
少なくともＩＧＲＩ ＱとＩＧＩ−Ｌ５Ｇがほぼ同一で
ただ１Ｇ）ｔ５０に部分８６が含まれ℃（・る点だけ７
！１″−相違している場合、 ＩＱ）ｔ５０実施例は従
来技術によるＩＧ）ｔｌｏに比べてほぼ１桁高い電流レ
ベルで、オン状態にラッチすることなしに動作し得るこ
とカニ見出された。
ただ１Ｇ）ｔ５０に部分８６が含まれ℃（・る点だけ７
！１″−相違している場合、 ＩＱ）ｔ５０実施例は従
来技術によるＩＧ）ｔｌｏに比べてほぼ１桁高い電流レ
ベルで、オン状態にラッチすることなしに動作し得るこ
とカニ見出された。
更にＩＧＲ５０の実施例によれば、従来技術による［Ｇ
Ｒ１０のＰ型領域２４の位置Ａと位置Ｂの間の抵抗値を
低下させるための前述の他の諸手法の欠点が除去される
。特に、改良したＩＧｉ（５０は信頼性のある既存のプ
Ｖ−ナー拡散技術を使って製造することができる。更に
、改良したＩＧｊ（５０に於し・て、Ｐ型領域６４０反
転チャンネル８０を含む部分８８は従来技術によるＩＧ
ＲＩＯのＰ型饋域２４の反転チャンネル３２を含む部分
と同一にすることができる。
Ｒ１０のＰ型領域２４の位置Ａと位置Ｂの間の抵抗値を
低下させるための前述の他の諸手法の欠点が除去される
。特に、改良したＩＧｉ（５０は信頼性のある既存のプ
Ｖ−ナー拡散技術を使って製造することができる。更に
、改良したＩＧｊ（５０に於し・て、Ｐ型領域６４０反
転チャンネル８０を含む部分８８は従来技術によるＩＧ
ＲＩＯのＰ型饋域２４の反転チャンネル３２を含む部分
と同一にすることができる。
したがって、反転チャンネル８０を形成するためのＩＧ
Ｒ５０のゲート２８に於ける閾値電圧レベル、並びにＩ
Ｑ）Ｌ ５０両端間の順方向電圧降下は共に、従来技術
によるＩＧＲｌＱの対応する値よりも大きくなるという
望ましくないことは起きない。
Ｒ５０のゲート２８に於ける閾値電圧レベル、並びにＩ
Ｑ）Ｌ ５０両端間の順方向電圧降下は共に、従来技術
によるＩＧＲｌＱの対応する値よりも大きくなるという
望ましくないことは起きない。
以下本発明を特定の実施例を図示し説明してきたが、多
くの変型や変更を当業者はなし得る。たとえば、相補的
なＩＧ）Ｌを作ることもできる。この場合、Ｎ型材料な
Ｐ型材料、Ｐ型材料なＮ型材料、電子な正孔、正孔を電
子と置き換えて考えれば、本発明の上記説明を適用する
ことができる。更に。
くの変型や変更を当業者はなし得る。たとえば、相補的
なＩＧ）Ｌを作ることもできる。この場合、Ｎ型材料な
Ｐ型材料、Ｐ型材料なＮ型材料、電子な正孔、正孔を電
子と置き換えて考えれば、本発明の上記説明を適用する
ことができる。更に。
Ｐ型頭域６４の部分８６および８８ならびにＮ型領域６
６は拡散のかわりにイオン打込み技術を用いて半導体本
体５５の上側表面８９を通してつくることができる。更
に、Ｎ型領域６２ｆｊｔ修正し℃、そのＰ型頭域６０に
接する部分をＰ型頭域６０と６４の中間にある部分に比
べてドーピング濃度が高くなるようにし。
６は拡散のかわりにイオン打込み技術を用いて半導体本
体５５の上側表面８９を通してつくることができる。更
に、Ｎ型領域６２ｆｊｔ修正し℃、そのＰ型頭域６０に
接する部分をＰ型頭域６０と６４の中間にある部分に比
べてドーピング濃度が高くなるようにし。
その中間にある部分は上記の典型的なドーピング濃度に
することもできる。更に、Ｐ型頭域６０を１−正して、
そのＮ型領域６２に接する部分はその主要部分に比べて
ドーピング濃度を、高くし、主要部分は上記典型的なド
ーピング濃度のままにしておくこともできる。これらの
両方変型については１９ｇ／年１７月２３日出願の米国
出＃！ｌ！蕾号第３２ ’１．２１Ｓ号に記載されてい
る。したがって、本明細薔の請求範囲は本発明の趣旨と
範囲内にある上記ならびにそれに類するすべての変形な
らびに変更を包含するものと解すべきである。
することもできる。更に、Ｐ型頭域６０を１−正して、
そのＮ型領域６２に接する部分はその主要部分に比べて
ドーピング濃度を、高くし、主要部分は上記典型的なド
ーピング濃度のままにしておくこともできる。これらの
両方変型については１９ｇ／年１７月２３日出願の米国
出＃！ｌ！蕾号第３２ ’１．２１Ｓ号に記載されてい
る。したがって、本明細薔の請求範囲は本発明の趣旨と
範囲内にある上記ならびにそれに類するすべての変形な
らびに変更を包含するものと解すべきである。
第１図は従来技術による絶縁ゲート整流器の概略断面図
、第２図は本発明による絶縁ゲート整流器の概略断面図
である。 符号の説明 ５０・・・・・ＩＧ）ｔ ５５・・・・・・Ｉ（３Ｒの半導体本体６０・・・・・
Ｐ型頭域 ６２・・・・・Ｎ型領域 ６４・・・・・・Ｐ型頭域 ６６・・・・・・Ｎ型領域 ６８・・・・・・陽極 ７０・・・・・・陰極 Ｔ２・・・・・・制御電極 ７４・・・・・・絶縁層 ８０・・・・・反転チャンネル ８２・・・・・・電子流径路 ８３・・・・・・正孔電流径路 ８６・・・・・・Ｐ型頭域６４の部分 ８Ｂ・・・・・・Ｐ型頭域６４の部分 特許出颯人ゼネラル・エレクト９・アク・カンパニイ代
私 （”１６３０）生沼徳二 手続？市正書（自発、方式） １．事件の表示 昭和５８年特許願第０５８８２５号 ２、発明の名称 通電能力を改善した絶縁ゲート整流器 ３、補正をする者 事件との関係 出願人 住 所 アメリカ合衆国、１２３０５、ニューヨーク
州。 スケネクタデイ、リバーロード、１４ 名 称 ゼネラル・エレクトリック・カンパニイ代表
者 サムソン・ヘルツゴツト ４、代理人 住 所 １０７東京都港区赤坂１丁目１４番１４号第
３５興和ビル ４階 日本ゼネラル・エレクトリック株式会社・極東特許部内
電話（５８８）５２００−５２０７ ５、補正の対象 図面 ６、補正の内容 図面の浄−（内容に変更なし） ７、添付書類の目録 浄１した図面 ２９５−
、第２図は本発明による絶縁ゲート整流器の概略断面図
である。 符号の説明 ５０・・・・・ＩＧ）ｔ ５５・・・・・・Ｉ（３Ｒの半導体本体６０・・・・・
Ｐ型頭域 ６２・・・・・Ｎ型領域 ６４・・・・・・Ｐ型頭域 ６６・・・・・・Ｎ型領域 ６８・・・・・・陽極 ７０・・・・・・陰極 Ｔ２・・・・・・制御電極 ７４・・・・・・絶縁層 ８０・・・・・反転チャンネル ８２・・・・・・電子流径路 ８３・・・・・・正孔電流径路 ８６・・・・・・Ｐ型頭域６４の部分 ８Ｂ・・・・・・Ｐ型頭域６４の部分 特許出颯人ゼネラル・エレクト９・アク・カンパニイ代
私 （”１６３０）生沼徳二 手続？市正書（自発、方式） １．事件の表示 昭和５８年特許願第０５８８２５号 ２、発明の名称 通電能力を改善した絶縁ゲート整流器 ３、補正をする者 事件との関係 出願人 住 所 アメリカ合衆国、１２３０５、ニューヨーク
州。 スケネクタデイ、リバーロード、１４ 名 称 ゼネラル・エレクトリック・カンパニイ代表
者 サムソン・ヘルツゴツト ４、代理人 住 所 １０７東京都港区赤坂１丁目１４番１４号第
３５興和ビル ４階 日本ゼネラル・エレクトリック株式会社・極東特許部内
電話（５８８）５２００−５２０７ ５、補正の対象 図面 ６、補正の内容 図面の浄−（内容に変更なし） ７、添付書類の目録 浄１した図面 ２９５−
Claims (1)
- 【特許請求の範囲】 （１）順次相欠いで接した導電型が交互に変る第１、第
コ、第３および第ｑの領域を含む半導体本体と。 該本体から絶縁層により離隔されて前記第３の領域の上
に設置された制御電極と、前記第１の領域に接する第１
の電極と、前記第３および第ｑの領域に接する第λの電
極とを有し、そして、少なくとも前記第コの領域の前記
第１領域と前記第３領域との中間にある一部分、前記第
３領域の前記制御電極に近接した第１部分、ならびに前
記第７頭域および前記第グ領域の少なくとも主部分が、
それぞれ上記順序で実質的４より一層高いドーピング濃
度にドープされている絶縁ゲート整流器ｅこ於いて、前
記第３領域の第２部分を抵抗率が前記第３領域の前記第
１部分に比べて小さくすることにより、前記第３領域内
の多数キャリヤ通流が前記第３領域と前記第ｑ領域との
間の接合の順方向バイアス電圧を充分な大きさにして絶
縁ゲート整流器を通電状態にラッチすることを防止した
ことを特徴とする絶縁ゲート整流器。 （２、特許請求の範囲第＋１１項記載の絶縁ゲート整流
器に於いて、前記第３領域の前記第２部分のト。 −ピング濃度を前記第３領域の前記第１部分に比べて実
質的に高くすることにより、前記第３領域の前記第２部
分の抵抗率を前記第３領域の前言己第１部分に比べて低
くした絶縁ゲート整流器。 （３）特許請求の範囲第（ハ項記載の絶縁ゲート整流器
に於いて、前記絶縁層が大体平坦であり、かつ前記第３
領域の前記第２部分が前記第３領域の前記第１部分の深
さに比べてかなり太きし・深さを持つ拡散領域で構成さ
れている絶縁ゲート整流器。 １４１ ％許請求の範囲第（３１項記載の絶縁ゲート
整流器に於いて、前記第３領域の前記第２部分のド−ピ
ング濃度が／立方センチメートル当り約１０９ドーパン
ト原子数である絶縁ゲート整流器０（５１特許請求の範
囲第（３）項記載の絶縁ゲート整流器に於いて、前記半
導体本体が半導体材料のつニーバーで構成されている絶
縁ゲート整流器。 （６）特許請求の範囲第（５）項記載の絶縁ゲート整流
器に於いて、前記第１電極が前記ウェーハーの第１主面
に接し、かつ前記第コ電極が前記ウェーハーの第コ主面
に接している絶縁ゲート整流器。 （７）特許請求の範囲第（５１項記載の絶縁ゲート整流
器に於いて、半導体材料の前記ウェーハーがシリコンよ
りなる絶縁ゲート整流器。 （８１特許請求の範囲第（７）項記載の絶縁ゲート整流
器に於いて、前記第１領域の導電型がＰ型である絶縁ゲ
ート整流器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36507682A | 1982-04-05 | 1982-04-05 | |
| US365076 | 1982-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197771A true JPS58197771A (ja) | 1983-11-17 |
| JPH041510B2 JPH041510B2 (ja) | 1992-01-13 |
Family
ID=23437375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5882583A Granted JPS58197771A (ja) | 1982-04-05 | 1983-04-05 | 通電能力を改善した絶縁ゲ−ト整流器 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0091094B2 (ja) |
| JP (1) | JPS58197771A (ja) |
| DE (1) | DE3381633D1 (ja) |
| IE (1) | IE55992B1 (ja) |
| MX (1) | MX153449A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182477A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS61214470A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 半導体装置 |
| JPS61281557A (ja) * | 1985-04-24 | 1986-12-11 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト半導体装置 |
| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
| JPS62203380A (ja) * | 1986-01-10 | 1987-09-08 | ゼネラル・エレクトリツク・カンパニイ | 半導体素子の製造方法 |
| USRE32784E (en) * | 1984-03-19 | 1988-11-15 | Kabushiki Kaisha Toshiba | Conductivity modulated MOS transistor device |
| JPH0448643U (ja) * | 1990-08-31 | 1992-04-24 | ||
| US5550067A (en) * | 1992-03-30 | 1996-08-27 | Nippondenso Co., Ltd. | Method for producing semiconductor device having DMOS and NMOS elements formed in the same substrate |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3447220A1 (de) * | 1983-12-30 | 1985-07-11 | General Electric Co., Schenectady, N.Y. | Thyristor mit abschaltvermoegen mit verbessertem emitter-bereich und verfahren zu seiner herstellung |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| ZA853266B (en) * | 1984-05-02 | 1985-12-24 | Int Standard Electric Corp | Semiconductor device and arrangement |
| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| DE3942490C2 (de) * | 1989-12-22 | 1994-03-24 | Daimler Benz Ag | Feldeffekt-gesteuertes Halbleiterbauelement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107265A (en) * | 1979-02-06 | 1980-08-16 | Siemens Ag | Thyristor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| FR2488046A1 (fr) * | 1980-07-31 | 1982-02-05 | Silicium Semiconducteur Ssc | Dispositif de puissance a commande par transistor dmos |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
-
1983
- 1983-03-23 IE IE63883A patent/IE55992B1/en not_active IP Right Cessation
- 1983-03-30 EP EP19830103196 patent/EP0091094B2/en not_active Expired - Lifetime
- 1983-03-30 DE DE8383103196T patent/DE3381633D1/de not_active Expired - Lifetime
- 1983-04-05 MX MX19684183A patent/MX153449A/es unknown
- 1983-04-05 JP JP5882583A patent/JPS58197771A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107265A (en) * | 1979-02-06 | 1980-08-16 | Siemens Ag | Thyristor |
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| JPS6182477A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
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| JPS61281557A (ja) * | 1985-04-24 | 1986-12-11 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト半導体装置 |
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| JPS62203380A (ja) * | 1986-01-10 | 1987-09-08 | ゼネラル・エレクトリツク・カンパニイ | 半導体素子の製造方法 |
| JPH0448643U (ja) * | 1990-08-31 | 1992-04-24 | ||
| US5550067A (en) * | 1992-03-30 | 1996-08-27 | Nippondenso Co., Ltd. | Method for producing semiconductor device having DMOS and NMOS elements formed in the same substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0091094B1 (en) | 1990-06-06 |
| EP0091094A2 (en) | 1983-10-12 |
| EP0091094A3 (en) | 1986-03-26 |
| EP0091094B2 (en) | 1993-03-10 |
| IE55992B1 (en) | 1991-03-13 |
| JPH041510B2 (ja) | 1992-01-13 |
| IE830638L (en) | 1983-10-05 |
| DE3381633D1 (de) | 1990-07-12 |
| MX153449A (es) | 1986-10-10 |
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