JPH0221661A - 短寿命領域を含むｍｏｓゲート制御式ターンオフ・サイリスタ - Google Patents

短寿命領域を含むｍｏｓゲート制御式ターンオフ・サイリスタ

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JPH0221661A
JPH0221661A JP1109282A JP10928289A JPH0221661A JP H0221661 A JPH0221661 A JP H0221661A JP 1109282 A JP1109282 A JP 1109282A JP 10928289 A JP10928289 A JP 10928289A JP H0221661 A JPH0221661 A JP H0221661A
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gate electrode
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Bantval Jayant Baliga
バントバル・ジャヤント・バリガ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は４層構造のラッチ型電力用半導体デバイスに関
し、特にターンオン及びターンオフの一方又は両方の制
御を金属酸化物半導体（ＭＯＳ）部分のゲート電極に加
える電圧によって行い得るこの種のデバイスに関する。
［従来の技術及びその課題］ 従来のＭＯＳゲート制御式４層（ＮＰＮＰ）半導体デバ
イスは十分な電流を通しているときオン状態にラッチさ
れているが、この高レベルのオン状態電流を急激に遮断
する場合には内部構造に少数キャリアが多量に蓄積する
欠点がある。オン抵抗が小さいデバイスを得るためには
、デバイス構造中のキャリア寿命をできる限り長くする
。この結果、ターンオフ前にデバイス中に存在してター
ンオフの際にデバイス中に捕獲される蓄積電荷は、再結
合によって消滅するのに十分長い時間が必要とされる。
しかしながら、デバイスのターンオフの際、高密度の少
数キャリアが存在すると、このデバイスの安全動作範囲
即ちＳＯＡが厳しく制限されてしまう。従って、極めて
小さいオン抵抗と大きいＳＯＡとを併せ持つラッチ型Ｎ
ＰＮＰ半導体デバイスが望ましいということは明らかで
ある。
従って、本発明の主目的は、低いオン抵抗と大きいＳＯ
Ａとを併せ持つ改良ＭＯＳゲート制御式ラッう型ＮＰＮ
Ｐ半導体デバイスを提供することにある。
本発明の別の目的は、急速にオフに切り換わるラッチ型
ＮＰＮＰ半導体デバイスを提供することにある。
本発明の更に別の目的は、低いオン抵抗と短いターンオ
フ時間とを有するＮＰＮＰ半導体デバイスを提供するこ
とにある。
［課題を解決するための手段及び作用］本発明によれば
、前述の目的は、直列に配置されて導電型が交互に変わ
る第１、第２、第３及び第４の領域を備えた再生（ｒｅ
ｇｅｎｅｒａｔ　１ｙｅ）構造部即ちサイリスク構造部
と、この再生構造部に隣接して配置された３層の非再生
構造部とを有する半導体デバイスによって達成される。
非再生構造部内の３層のうちの中間の層はキャリア寿命
の比較的短い領域を含む。このデバイスはまた、再生構
造部の第２又は第３の領域に隣接して配置されたＭＯＳ
ゲート電極を備えている。この結果、ゲート電極に適切
なゲート・バイアス電圧を加えることによって、第２又
は第３の領域をピンチオフして、再生構造部から非再生
構造部に電流を転流させることができる。この電流の転
流が生じると、３層の非再生構造部の中間層に蓄積した
電荷は、この中間層の上記の短寿命領域中で急速なキャ
リア再結合により急速に消滅する。この中間層は同一導
電型の、再生構造部の第２及び第３の領域の一方と連続
していることが好ましい。その結果、再生構造部中に蓄
積した電荷は上記の短寿命領域で再結合によって急速に
消滅する。
［図面を参照した詳しい説明］ 第１図には、本発明によるデイプリージョン・モードの
サイリスク（ＤＭＴ）１０が示されている。このデバイ
スは、Ｐ十導電型材料から成る第１の層即ち下部層３２
、及びこの層３２の上面に隣接して設けられ、この上面
との間でＰＮ接合３３を形成するＮ導電型材料から成る
第２の層３４を含む半導体材料から成る本体３ｏを備え
ている。
Ｐ型材料から成る第３の層３６がＮ型層３４の上面に隣
接して設けられ、この上面との間で第２のＰＮ接合３５
を形成している。また、Ｎ＋導電型材料から成る第４の
層３８は第３の層の上面に隣接して配設され、この上面
と第３のＰＮ接合３８を形成している。同じ半導体本体
内において、この４層構造部に隣接して、層３２．３４
及び３６ａから成る３層構造部が設けられている。層３
６ａは不純物濃度の高いＰ十導電型を有している。
ゲート電極２６は本導体本体の上面から層３８及び３６
を通って、再生構造部に隣接した層３４の中まで延在し
ている。隣り合ったゲート電極のセグメント２６ａの間
において上方に延在した層３４の部分４３は幅が十分に
狭く、層３４に対してゲート電極に適切な負電圧を印加
すると、これらの電極セグメント間の層３４の部分４３
が空乏化され、これによりこの層部分を通って流れる電
流がピンチオフされる。非再生構造部内の層３４は部分
３４ａを含んでおり、この部分３４ａは層３４の残りの
部分に比して実質的にキャリアの寿命が短い。このキャ
リア寿命の短い部分（短寿命領域）３４ａは任意の周知
の方法で形成することができる。この方法には、プロト
ンの注入、周知のライフタイム・キラー例えば金のよう
な重金属イオンの注入、電子照射等が含まれる。第１図
に示すように比較的局在化して短寿命領域を設けるには
、電子照射ではかなりの深さに亘ってキャリア寿命に影
響を及ぼすことから、プロトン又は金イオンの注入の方
が電子照射よりも好ましい。３層の非再生構造部内体に
亘ってキャリア寿命を−様に減少させるのが望ましい場
合、電子照射の方が好ましい方法である。この場合、短
寿命領域は第１図に示したように深さが局部的に制限さ
れるよりもむしろ半導体本体の上面から下面までの厚さ
全体に亘って延在する。しかしながら、こういった厚さ
全体に亘る短寿命領域は、横方向の拡がりを非再生構造
部に制限することが好ましい。
陽極２２がＰ＋型領域３２の下面とオーミック接触して
設けられ、陰極２４がＮ＋＋域３８及び層３６のＰ＋型
部分３６ａの上面とオーミック接触して設けられている
。この結果、電力用の電極２２および２４と、デバイス
の伝導率を制御するためのＭＯＳゲート電極２６とから
成る３電極構造が得られる。陰極２４がアース電位に保
持されると共に、陽極２２が陰極に対して正電圧に保持
されているとき、ゲート電極に隣接しているＰ型頭域３
６中に反転層を生じさせるのに十分な大きさの正電圧を
ゲート電極２６に加えることによって、このデバイスを
オンに切り換えることができる。電子はＮ＋＋エミッタ
領域３８からこのチャネルを通してＮ型領域３４に流れ
込み、これは層３２．３４及び３６によって構成される
ＰＮＰトランジスタのベース電流として作用する。この
結果、十分な電流が流れて、４層の構造部でサイリスク
の再生動作が開始されるようになる。−旦、こういった
動作が開始されると、この再生動作に影響を及ぼすこと
なくゲート電極２６からゲート電圧を取り除くことがで
きる。
デバイスが再生モードで動作している際、相当の割合の
電流がデバイスのＰ＋型領域３２とＮ＋型領領域３８の
間を垂直に流れる。再生構造部内では全ての領域でキャ
リア寿命が長いので、この構造部のオン抵抗は低い。幾
分かのキャリアは非再生構造部へ拡散し、短寿命領域３
４ａに達したキャリアは再結合することとなる。再結合
が生じるとデバイスのオン抵抗は増大する傾向があるが
、領域３４ａに達するキャリアの割合は比較的小さいの
でその影響はわずかなものにすぎない。
デバイスをオフに切り換えたいときには、層３４に対し
て大きな負の電圧をゲート電極２６に印加する。この結
果、ゲート電極セグメント２６ａの周りに空乏領域４２
が生じる。第１図に示すように、隣り合ったゲート電極
セグメントによる空乏領域は合体して領域３４の部分４
３をピンチオフする。このピンチオフによって、層３４
の部分４３を通って流れる電流が直ちに遮断される。し
かしながら、この作用は非再生構造部の電流を通す能力
に何ら影響を及ぼさない。従って、層３４に蓄積した電
荷はデバイス内の相対的電位によって非再生構造部へと
引き込まれ、キャリアは短寿命領域３４ａに入るとそこ
で直ちに再結合する。
この結果、蓄積キャリアは、短寿命領域３４ａを有しな
い類似の構造におけるよりもこの非再生構造でははるか
に急速に消滅する。このため、第１図のデバイスは、従
来のデバイスに比して十分に高速のスイッチング速度と
大きなＳＯＡとを有している。
領域３４ａは、ピンチオフの際にゲート電極セグメント
２６ａによって形成された空乏領域の境界まで延在して
いるように第１図に示しである。
しかしながら、この領域３４ａは非再生構造部内に局限
して空乏領域から隔たるようにするか、若しくは更に大
きくして空乏領域の中まで延在するように構成してもよ
い。非再生構造部内に設けられる領域３４ａの特定の寸
法及び位置は設計上の選択事項であり、サイリスク構造
のオン抵抗とタンオフの際の蓄積電荷の消滅時間との間
の兼ね合いによって定められる。
デバイスの動作及び製造についての詳細は、関連出願で
ある１９８７年７月６日付けの米国特許出願節０６９，
８０６号及び１９８７年１０月２９日付けの米国特許出
願節１１４，３５７号に開示されている。
次に、第２図のデバイス１０’　について説明すると、
このデバイスはゲート電極セグメント２６ａの延在する
深さが異なることを除けば、前記デバイス１０と同様で
ある。第２図において、Ｐ型ベース領域３６は第２図の
構造の詳細を一層明瞭に図示するために、第１図の場合
に比してかなり厚くして示しである。実際のデバイスで
は、第１図に示したデバイス１０及び第２図に示すデバ
イス１０’の双方において、層３６を同様の厚さにする
ことができる。第２図に示すデバイスでは、ゲート電極
セグメント２６ａがＰ型ベース領域３６の中に相当深く
延在しているので、Ｐ型ベース領域をピンチオフするこ
とができる。しかしながら、ゲート電極セグメントはＮ
型ベース領域３４の中までは延在していない。Ｎ型ベー
ス領域の短寿命領域３４ａは３層の非再生構造部内で、
Ｐ型ベース領域のＰ＋型部分３６ａの下方に設けられて
いる。この構造部は領域３４ａがＰ型ベース領域の中ま
で延在していなければ、領域３４ａはゲート電極により
誘起された空乏領域まで延在することかできないという
点で、第１図の構造とは相違している。従って、キャリ
アが短寿命領域３４ａを迂回して流れ得る電流路６０が
生じる。しかしながら、Ｎ型ベース領域中の大部分の蓄
積電荷が再結合してしまうまで、領域３４ａ中でのキャ
リアの急速な再結合によりこの領域３４ａ中のキャリア
濃度がＮ型ベース領域の他の部分に比して低く維持され
るので、前記電流路はターンオフの際にわずかな影響し
か有しない。従って、蓄積電荷は短寿命領域の中へ急速
に拡散する。
この実施例においても、短寿命領域３４ａの特定の寸法
及び正確な位置は設計上の選択事項であり、デバイスの
オン抵抗とデバイスのターンオフ時間との間に兼ね合い
により定められる。
第１図及び第２図に示したデバイスはＮ型ベース領域に
のみ短寿命領域を有するものとして説明したが、デバイ
スの非再生構造部を構成するＰ型ベース領域にも短寿命
領域を設けて、Ｎ型ベース領域の他にこのＰ型ベース領
域でも電荷蓄積時間を最小にするようにしてもよい。第
３図はこの構成のデバイスを示すものであり、この場合
、短寿命領域６５は非再生構造部の領域３２．３４及び
３６ａに亘って延在している。こういった深さ範囲に亘
って延在する短寿命領域は、とりわけ電子照射によって
最も容易に形成することができる。
第４図ないし第６図は、半導体材料から成る本体中に延
在するゲート電極セグメントに関する形状の数多くの例
のうち、３つの構成例を平面図で示したものである。第
４図では、ゲート電極が中央条部２６ａから双方向に延
在している指状部又は枝状部を備えた両側櫛状構成を有
する構造を示している。第５図では、ゲート電極が複数
の離間した平行なセグメント２６ａを備えている。また
第６図では、ゲート電極セグメント２６ａが蛇行状構成
を有している。
以上、本発明を特定の好ましい実施例に従って詳細に説
明したが、当業者には数多くの修正及び変更を行うこと
ができよう。従って、こういった修正及び変更は、特許
請求の範囲によって本発明の真の精神及び範囲にあるも
のとして取り扱われよう。
【図面の簡単な説明】 第１図は本発明による半導体構造の一実施例を部分的に
切り取った状態で示す斜視図、第２図は本発明による半
導体構造の別の実施例を部分的に切り取った状態で示す
斜視図、第３図は本発明による半導体構造の更に別の実
施例を部分的に切り取った状態で示す斜視図、また第４
図ないし第６図は第１図ないし第３図のデバイスのゲー
ト電極に関する３つの構成例を示す平面図である。 ［主な符号の説明］ １０：ディプリーションφモード・サイリスク、２６４
Ｍ０Ｓゲート電極、２６ａ：ＭＯＳゲート電極セグメン
ト、３０：半導体本体、３２：第１の層、３４：第２の
層、３４ａ：短寿命領域、３６：第３の層、３８：第４
の層。

Claims (1)

  1. 【特許請求の範囲】 １、前記再生部が直列に配置されて導電型が交互に変わ
    る第１、第２、第３及び第４の領域を含む再生構造部、
    及びならびに隣接した非再生構造部を有する半導体材料
    から成る本体と、 前記第１の領域とオーミック接触して設けられた第１の
    電力用の電極と、 前記第４の領域とオーミック接触して設けられた第２の
    電力用の電極と、 前記再生構造部中の前記第２及び第３の領域のうちの一
    方をピンチオフして電流を前記再生構造部から前記隣接
    した非再生構造部へと転流させて、デバイスをターンオ
    フする手段とを備え、 前記第２及び第３の領域のうちの少なくとも一方がキャ
    リア寿命の比較的長い第１の部分とキャリア寿命の比較
    的短い第２の部分とを有し、前記第２の部分が主として
    前記非再生構造部内に設けられていることを特徴とする
    半導体デバイス。 ２、前記第２及び第３の領域のうちの少なくとも一方の
    前記第２の部分がプロトンを注入した領域よりなる請求
    項１記載の半導体デバイス。 ３、前記第２及び第３の領域のうちの少なくとも一方の
    前記第２の部分が重金属イオンを注入した領域よりなる
    請求項１記載の半導体デバイス。 ４、前記重金属イオンが金イオンから成る請求項３記載
    の半導体デバイス。 ５、前記第２及び第３の領域のうちの少なくとも一方の
    前記第２の部分が電子照射された領域よりなる請求項１
    記載の半導体デバイス。 ６、前記非再生構造部の前記のキャリア寿命の比較的短
    い部分が前記第２及び第３の領域に亘って延在している
    請求項５記載の半導体デバイス。 ７、前記非再生構造部の前記のキャリア寿命の比較的短
    い部分が前記第１の領域を通って延在している請求項６
    記載の半導体デバイス。 ８、前記非再生構造部の前記のキャリア寿命の比較的短
    い部分が前記第２及び第３の領域に亘って延在している
    請求項１記載の半導体デバイス。 ９、前記非再生構造部の前記のキャリア寿命の比較的短
    い部分が前記第１の領域を通って延在している請求項８
    記載の半導体デバイス。 １０、前記第２及び第３の領域のうちの一方をピンチオ
    フする前記手段が、前記本体の第１の表面から前記本体
    の中まで延在して、前記再生構造部の前記第２及び第３
    の領域のうちの前記一方の領域の部分を画成する絶縁ゲ
    ート電極で構成され、前記の画成された部分は幅が狭く
    、このため前記絶縁ゲート電極に適切なバイアス電圧を
    印加したとき、前記非再生構造部をピンチオフすること
    なく前記幅の狭い部分が空乏化して前記再生構造部の前
    記第２及び第３の領域のうちの前記一方の領域を通して
    流れる電流をピンチオフする請求項１記載の半導体デバ
    イス。 １１、前記絶縁ゲート電極が前記第２及び第３の領域の
    うちの前記一方の領域の中まで延在すると共に、前記第
    ２及び第３の領域のうちの他方からは隔たっている請求
    項１０記載の半導体デバイス。 １２、前記絶縁ゲート電極が前記第２及び第３の領域の
    うちの他方の領域を通って前記第２及び第３の領域のう
    ちの前記一方の領域の中まで延在している請求項１０記
    載の半導体デバイス。 １３、前記第１の表面に平行な平面内にて、前記絶縁ゲ
    ート電極が中央条部とこの中央条部から延在する複数の
    枝状部を備えた櫛状構成をなしている請求項１０記載の
    半導体デバイス。 １４、前記第１の表面に平行な平面内にて、前記絶縁ゲ
    ート電極が複数の離間した平行な指状部を備えている請
    求項１０記載の半導体デバイス。 １５、前記非再生構造部が前記第２、第３及び第４の領
    域のみを含み、前記非再生構造部にて前記第１の電力用
    の電極が前記第２の領域とオーミック接触して配置され
    ている請求項１記載の半導体デバイス。 １６、前記本体が第１及び第２の対向する主面を有し、
    前記第１の電力用の電極が前記第１の主面上に設けられ
    、前記第２の電力用の電極が前記第２の主面上に設けら
    れ、前記非再生構造部が前記第１、第２及び第３の領域
    のみを含み、前記第２の電力用の電極が前記非再生構造
    部の前記第３の領域とオーミック接触して配置され、前
    記第２の主面が平坦部及び溝部を備え、前記溝部が前記
    平坦部から前記本体の中に延在する複数の溝の表面より
    なり、前記第３の領域の一部分が前記第２の主面の前記
    溝部まで延在し、前記溝の各々の中に前記絶縁ゲート電
    極のセグメントが配置され、該セグメントが前記第２の
    主面の前記溝部まで延在する前記第３の領域のそれぞれ
    の部分に隣接している請求項１記載の半導体デバイス。 １７、前記第２の領域が前記第２の主面の前記溝部まで
    延在し、前記溝の各々の内に配置された前記絶縁ゲート
    電極のセグメントが前記第２の領域にも隣接して位置し
    ている請求項１３記載の半導体デバイス。 １８、前記第２の領域が比較的幅の広いベース領域を構
    成し、前記第３の領域が比較的幅の狭いベース領域を構
    成している請求項１７記載の半導体デバイス。 １９、前記第２の領域が比較的幅の狭いベース領域を構
    成し、前記第３の領域が比較的幅の広いベース領域を構
    成している請求項１６記載の半導体デバイス。
JP1109282A 1988-05-02 1989-05-01 短寿命領域を含むｍｏｓゲート制御式ターンオフ・サイリスタ Pending JPH0221661A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/188,888 US4982258A (en) 1988-05-02 1988-05-02 Metal oxide semiconductor gated turn-off thyristor including a low lifetime region
US188,888 1988-05-02

Publications (1)

Publication Number Publication Date
JPH0221661A true JPH0221661A (ja) 1990-01-24

Family

ID=22694977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1109282A Pending JPH0221661A (ja) 1988-05-02 1989-05-01 短寿命領域を含むｍｏｓゲート制御式ターンオフ・サイリスタ

Country Status (4)

Country Link
US (1) US4982258A (ja)
EP (1) EP0341000B1 (ja)
JP (1) JPH0221661A (ja)
DE (1) DE68921368T2 (ja)

Cited By (5)

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