JPH0221661A - 短寿命領域を含むmosゲート制御式ターンオフ・サイリスタ - Google Patents
短寿命領域を含むmosゲート制御式ターンオフ・サイリスタInfo
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- JPH0221661A JPH0221661A JP1109282A JP10928289A JPH0221661A JP H0221661 A JPH0221661 A JP H0221661A JP 1109282 A JP1109282 A JP 1109282A JP 10928289 A JP10928289 A JP 10928289A JP H0221661 A JPH0221661 A JP H0221661A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は4層構造のラッチ型電力用半導体デバイスに関
し、特にターンオン及びターンオフの一方又は両方の制
御を金属酸化物半導体(MOS)部分のゲート電極に加
える電圧によって行い得るこの種のデバイスに関する。
し、特にターンオン及びターンオフの一方又は両方の制
御を金属酸化物半導体(MOS)部分のゲート電極に加
える電圧によって行い得るこの種のデバイスに関する。
[従来の技術及びその課題]
従来のMOSゲート制御式4層(NPNP)半導体デバ
イスは十分な電流を通しているときオン状態にラッチさ
れているが、この高レベルのオン状態電流を急激に遮断
する場合には内部構造に少数キャリアが多量に蓄積する
欠点がある。オン抵抗が小さいデバイスを得るためには
、デバイス構造中のキャリア寿命をできる限り長くする
。この結果、ターンオフ前にデバイス中に存在してター
ンオフの際にデバイス中に捕獲される蓄積電荷は、再結
合によって消滅するのに十分長い時間が必要とされる。
イスは十分な電流を通しているときオン状態にラッチさ
れているが、この高レベルのオン状態電流を急激に遮断
する場合には内部構造に少数キャリアが多量に蓄積する
欠点がある。オン抵抗が小さいデバイスを得るためには
、デバイス構造中のキャリア寿命をできる限り長くする
。この結果、ターンオフ前にデバイス中に存在してター
ンオフの際にデバイス中に捕獲される蓄積電荷は、再結
合によって消滅するのに十分長い時間が必要とされる。
しかしながら、デバイスのターンオフの際、高密度の少
数キャリアが存在すると、このデバイスの安全動作範囲
即ちSOAが厳しく制限されてしまう。従って、極めて
小さいオン抵抗と大きいSOAとを併せ持つラッチ型N
PNP半導体デバイスが望ましいということは明らかで
ある。
数キャリアが存在すると、このデバイスの安全動作範囲
即ちSOAが厳しく制限されてしまう。従って、極めて
小さいオン抵抗と大きいSOAとを併せ持つラッチ型N
PNP半導体デバイスが望ましいということは明らかで
ある。
従って、本発明の主目的は、低いオン抵抗と大きいSO
Aとを併せ持つ改良MOSゲート制御式ラッう型NPN
P半導体デバイスを提供することにある。
Aとを併せ持つ改良MOSゲート制御式ラッう型NPN
P半導体デバイスを提供することにある。
本発明の別の目的は、急速にオフに切り換わるラッチ型
NPNP半導体デバイスを提供することにある。
NPNP半導体デバイスを提供することにある。
本発明の更に別の目的は、低いオン抵抗と短いターンオ
フ時間とを有するNPNP半導体デバイスを提供するこ
とにある。
フ時間とを有するNPNP半導体デバイスを提供するこ
とにある。
[課題を解決するための手段及び作用]本発明によれば
、前述の目的は、直列に配置されて導電型が交互に変わ
る第1、第2、第3及び第4の領域を備えた再生(re
generat 1ye)構造部即ちサイリスク構造部
と、この再生構造部に隣接して配置された3層の非再生
構造部とを有する半導体デバイスによって達成される。
、前述の目的は、直列に配置されて導電型が交互に変わ
る第1、第2、第3及び第4の領域を備えた再生(re
generat 1ye)構造部即ちサイリスク構造部
と、この再生構造部に隣接して配置された3層の非再生
構造部とを有する半導体デバイスによって達成される。
非再生構造部内の3層のうちの中間の層はキャリア寿命
の比較的短い領域を含む。このデバイスはまた、再生構
造部の第2又は第3の領域に隣接して配置されたMOS
ゲート電極を備えている。この結果、ゲート電極に適切
なゲート・バイアス電圧を加えることによって、第2又
は第3の領域をピンチオフして、再生構造部から非再生
構造部に電流を転流させることができる。この電流の転
流が生じると、3層の非再生構造部の中間層に蓄積した
電荷は、この中間層の上記の短寿命領域中で急速なキャ
リア再結合により急速に消滅する。この中間層は同一導
電型の、再生構造部の第2及び第3の領域の一方と連続
していることが好ましい。その結果、再生構造部中に蓄
積した電荷は上記の短寿命領域で再結合によって急速に
消滅する。
の比較的短い領域を含む。このデバイスはまた、再生構
造部の第2又は第3の領域に隣接して配置されたMOS
ゲート電極を備えている。この結果、ゲート電極に適切
なゲート・バイアス電圧を加えることによって、第2又
は第3の領域をピンチオフして、再生構造部から非再生
構造部に電流を転流させることができる。この電流の転
流が生じると、3層の非再生構造部の中間層に蓄積した
電荷は、この中間層の上記の短寿命領域中で急速なキャ
リア再結合により急速に消滅する。この中間層は同一導
電型の、再生構造部の第2及び第3の領域の一方と連続
していることが好ましい。その結果、再生構造部中に蓄
積した電荷は上記の短寿命領域で再結合によって急速に
消滅する。
[図面を参照した詳しい説明]
第1図には、本発明によるデイプリージョン・モードの
サイリスク(DMT)10が示されている。このデバイ
スは、P十導電型材料から成る第1の層即ち下部層32
、及びこの層32の上面に隣接して設けられ、この上面
との間でPN接合33を形成するN導電型材料から成る
第2の層34を含む半導体材料から成る本体3oを備え
ている。
サイリスク(DMT)10が示されている。このデバイ
スは、P十導電型材料から成る第1の層即ち下部層32
、及びこの層32の上面に隣接して設けられ、この上面
との間でPN接合33を形成するN導電型材料から成る
第2の層34を含む半導体材料から成る本体3oを備え
ている。
P型材料から成る第3の層36がN型層34の上面に隣
接して設けられ、この上面との間で第2のPN接合35
を形成している。また、N+導電型材料から成る第4の
層38は第3の層の上面に隣接して配設され、この上面
と第3のPN接合38を形成している。同じ半導体本体
内において、この4層構造部に隣接して、層32.34
及び36aから成る3層構造部が設けられている。層3
6aは不純物濃度の高いP十導電型を有している。
接して設けられ、この上面との間で第2のPN接合35
を形成している。また、N+導電型材料から成る第4の
層38は第3の層の上面に隣接して配設され、この上面
と第3のPN接合38を形成している。同じ半導体本体
内において、この4層構造部に隣接して、層32.34
及び36aから成る3層構造部が設けられている。層3
6aは不純物濃度の高いP十導電型を有している。
ゲート電極26は本導体本体の上面から層38及び36
を通って、再生構造部に隣接した層34の中まで延在し
ている。隣り合ったゲート電極のセグメント26aの間
において上方に延在した層34の部分43は幅が十分に
狭く、層34に対してゲート電極に適切な負電圧を印加
すると、これらの電極セグメント間の層34の部分43
が空乏化され、これによりこの層部分を通って流れる電
流がピンチオフされる。非再生構造部内の層34は部分
34aを含んでおり、この部分34aは層34の残りの
部分に比して実質的にキャリアの寿命が短い。このキャ
リア寿命の短い部分(短寿命領域)34aは任意の周知
の方法で形成することができる。この方法には、プロト
ンの注入、周知のライフタイム・キラー例えば金のよう
な重金属イオンの注入、電子照射等が含まれる。第1図
に示すように比較的局在化して短寿命領域を設けるには
、電子照射ではかなりの深さに亘ってキャリア寿命に影
響を及ぼすことから、プロトン又は金イオンの注入の方
が電子照射よりも好ましい。3層の非再生構造部内体に
亘ってキャリア寿命を−様に減少させるのが望ましい場
合、電子照射の方が好ましい方法である。この場合、短
寿命領域は第1図に示したように深さが局部的に制限さ
れるよりもむしろ半導体本体の上面から下面までの厚さ
全体に亘って延在する。しかしながら、こういった厚さ
全体に亘る短寿命領域は、横方向の拡がりを非再生構造
部に制限することが好ましい。
を通って、再生構造部に隣接した層34の中まで延在し
ている。隣り合ったゲート電極のセグメント26aの間
において上方に延在した層34の部分43は幅が十分に
狭く、層34に対してゲート電極に適切な負電圧を印加
すると、これらの電極セグメント間の層34の部分43
が空乏化され、これによりこの層部分を通って流れる電
流がピンチオフされる。非再生構造部内の層34は部分
34aを含んでおり、この部分34aは層34の残りの
部分に比して実質的にキャリアの寿命が短い。このキャ
リア寿命の短い部分(短寿命領域)34aは任意の周知
の方法で形成することができる。この方法には、プロト
ンの注入、周知のライフタイム・キラー例えば金のよう
な重金属イオンの注入、電子照射等が含まれる。第1図
に示すように比較的局在化して短寿命領域を設けるには
、電子照射ではかなりの深さに亘ってキャリア寿命に影
響を及ぼすことから、プロトン又は金イオンの注入の方
が電子照射よりも好ましい。3層の非再生構造部内体に
亘ってキャリア寿命を−様に減少させるのが望ましい場
合、電子照射の方が好ましい方法である。この場合、短
寿命領域は第1図に示したように深さが局部的に制限さ
れるよりもむしろ半導体本体の上面から下面までの厚さ
全体に亘って延在する。しかしながら、こういった厚さ
全体に亘る短寿命領域は、横方向の拡がりを非再生構造
部に制限することが好ましい。
陽極22がP+型領域32の下面とオーミック接触して
設けられ、陰極24がN++域38及び層36のP+型
部分36aの上面とオーミック接触して設けられている
。この結果、電力用の電極22および24と、デバイス
の伝導率を制御するためのMOSゲート電極26とから
成る3電極構造が得られる。陰極24がアース電位に保
持されると共に、陽極22が陰極に対して正電圧に保持
されているとき、ゲート電極に隣接しているP型頭域3
6中に反転層を生じさせるのに十分な大きさの正電圧を
ゲート電極26に加えることによって、このデバイスを
オンに切り換えることができる。電子はN++エミッタ
領域38からこのチャネルを通してN型領域34に流れ
込み、これは層32.34及び36によって構成される
PNPトランジスタのベース電流として作用する。この
結果、十分な電流が流れて、4層の構造部でサイリスク
の再生動作が開始されるようになる。−旦、こういった
動作が開始されると、この再生動作に影響を及ぼすこと
なくゲート電極26からゲート電圧を取り除くことがで
きる。
設けられ、陰極24がN++域38及び層36のP+型
部分36aの上面とオーミック接触して設けられている
。この結果、電力用の電極22および24と、デバイス
の伝導率を制御するためのMOSゲート電極26とから
成る3電極構造が得られる。陰極24がアース電位に保
持されると共に、陽極22が陰極に対して正電圧に保持
されているとき、ゲート電極に隣接しているP型頭域3
6中に反転層を生じさせるのに十分な大きさの正電圧を
ゲート電極26に加えることによって、このデバイスを
オンに切り換えることができる。電子はN++エミッタ
領域38からこのチャネルを通してN型領域34に流れ
込み、これは層32.34及び36によって構成される
PNPトランジスタのベース電流として作用する。この
結果、十分な電流が流れて、4層の構造部でサイリスク
の再生動作が開始されるようになる。−旦、こういった
動作が開始されると、この再生動作に影響を及ぼすこと
なくゲート電極26からゲート電圧を取り除くことがで
きる。
デバイスが再生モードで動作している際、相当の割合の
電流がデバイスのP+型領域32とN+型領領域38の
間を垂直に流れる。再生構造部内では全ての領域でキャ
リア寿命が長いので、この構造部のオン抵抗は低い。幾
分かのキャリアは非再生構造部へ拡散し、短寿命領域3
4aに達したキャリアは再結合することとなる。再結合
が生じるとデバイスのオン抵抗は増大する傾向があるが
、領域34aに達するキャリアの割合は比較的小さいの
でその影響はわずかなものにすぎない。
電流がデバイスのP+型領域32とN+型領領域38の
間を垂直に流れる。再生構造部内では全ての領域でキャ
リア寿命が長いので、この構造部のオン抵抗は低い。幾
分かのキャリアは非再生構造部へ拡散し、短寿命領域3
4aに達したキャリアは再結合することとなる。再結合
が生じるとデバイスのオン抵抗は増大する傾向があるが
、領域34aに達するキャリアの割合は比較的小さいの
でその影響はわずかなものにすぎない。
デバイスをオフに切り換えたいときには、層34に対し
て大きな負の電圧をゲート電極26に印加する。この結
果、ゲート電極セグメント26aの周りに空乏領域42
が生じる。第1図に示すように、隣り合ったゲート電極
セグメントによる空乏領域は合体して領域34の部分4
3をピンチオフする。このピンチオフによって、層34
の部分43を通って流れる電流が直ちに遮断される。し
かしながら、この作用は非再生構造部の電流を通す能力
に何ら影響を及ぼさない。従って、層34に蓄積した電
荷はデバイス内の相対的電位によって非再生構造部へと
引き込まれ、キャリアは短寿命領域34aに入るとそこ
で直ちに再結合する。
て大きな負の電圧をゲート電極26に印加する。この結
果、ゲート電極セグメント26aの周りに空乏領域42
が生じる。第1図に示すように、隣り合ったゲート電極
セグメントによる空乏領域は合体して領域34の部分4
3をピンチオフする。このピンチオフによって、層34
の部分43を通って流れる電流が直ちに遮断される。し
かしながら、この作用は非再生構造部の電流を通す能力
に何ら影響を及ぼさない。従って、層34に蓄積した電
荷はデバイス内の相対的電位によって非再生構造部へと
引き込まれ、キャリアは短寿命領域34aに入るとそこ
で直ちに再結合する。
この結果、蓄積キャリアは、短寿命領域34aを有しな
い類似の構造におけるよりもこの非再生構造でははるか
に急速に消滅する。このため、第1図のデバイスは、従
来のデバイスに比して十分に高速のスイッチング速度と
大きなSOAとを有している。
い類似の構造におけるよりもこの非再生構造でははるか
に急速に消滅する。このため、第1図のデバイスは、従
来のデバイスに比して十分に高速のスイッチング速度と
大きなSOAとを有している。
領域34aは、ピンチオフの際にゲート電極セグメント
26aによって形成された空乏領域の境界まで延在して
いるように第1図に示しである。
26aによって形成された空乏領域の境界まで延在して
いるように第1図に示しである。
しかしながら、この領域34aは非再生構造部内に局限
して空乏領域から隔たるようにするか、若しくは更に大
きくして空乏領域の中まで延在するように構成してもよ
い。非再生構造部内に設けられる領域34aの特定の寸
法及び位置は設計上の選択事項であり、サイリスク構造
のオン抵抗とタンオフの際の蓄積電荷の消滅時間との間
の兼ね合いによって定められる。
して空乏領域から隔たるようにするか、若しくは更に大
きくして空乏領域の中まで延在するように構成してもよ
い。非再生構造部内に設けられる領域34aの特定の寸
法及び位置は設計上の選択事項であり、サイリスク構造
のオン抵抗とタンオフの際の蓄積電荷の消滅時間との間
の兼ね合いによって定められる。
デバイスの動作及び製造についての詳細は、関連出願で
ある1987年7月6日付けの米国特許出願節069,
806号及び1987年10月29日付けの米国特許出
願節114,357号に開示されている。
ある1987年7月6日付けの米国特許出願節069,
806号及び1987年10月29日付けの米国特許出
願節114,357号に開示されている。
次に、第2図のデバイス10’ について説明すると、
このデバイスはゲート電極セグメント26aの延在する
深さが異なることを除けば、前記デバイス10と同様で
ある。第2図において、P型ベース領域36は第2図の
構造の詳細を一層明瞭に図示するために、第1図の場合
に比してかなり厚くして示しである。実際のデバイスで
は、第1図に示したデバイス10及び第2図に示すデバ
イス10’の双方において、層36を同様の厚さにする
ことができる。第2図に示すデバイスでは、ゲート電極
セグメント26aがP型ベース領域36の中に相当深く
延在しているので、P型ベース領域をピンチオフするこ
とができる。しかしながら、ゲート電極セグメントはN
型ベース領域34の中までは延在していない。N型ベー
ス領域の短寿命領域34aは3層の非再生構造部内で、
P型ベース領域のP+型部分36aの下方に設けられて
いる。この構造部は領域34aがP型ベース領域の中ま
で延在していなければ、領域34aはゲート電極により
誘起された空乏領域まで延在することかできないという
点で、第1図の構造とは相違している。従って、キャリ
アが短寿命領域34aを迂回して流れ得る電流路60が
生じる。しかしながら、N型ベース領域中の大部分の蓄
積電荷が再結合してしまうまで、領域34a中でのキャ
リアの急速な再結合によりこの領域34a中のキャリア
濃度がN型ベース領域の他の部分に比して低く維持され
るので、前記電流路はターンオフの際にわずかな影響し
か有しない。従って、蓄積電荷は短寿命領域の中へ急速
に拡散する。
このデバイスはゲート電極セグメント26aの延在する
深さが異なることを除けば、前記デバイス10と同様で
ある。第2図において、P型ベース領域36は第2図の
構造の詳細を一層明瞭に図示するために、第1図の場合
に比してかなり厚くして示しである。実際のデバイスで
は、第1図に示したデバイス10及び第2図に示すデバ
イス10’の双方において、層36を同様の厚さにする
ことができる。第2図に示すデバイスでは、ゲート電極
セグメント26aがP型ベース領域36の中に相当深く
延在しているので、P型ベース領域をピンチオフするこ
とができる。しかしながら、ゲート電極セグメントはN
型ベース領域34の中までは延在していない。N型ベー
ス領域の短寿命領域34aは3層の非再生構造部内で、
P型ベース領域のP+型部分36aの下方に設けられて
いる。この構造部は領域34aがP型ベース領域の中ま
で延在していなければ、領域34aはゲート電極により
誘起された空乏領域まで延在することかできないという
点で、第1図の構造とは相違している。従って、キャリ
アが短寿命領域34aを迂回して流れ得る電流路60が
生じる。しかしながら、N型ベース領域中の大部分の蓄
積電荷が再結合してしまうまで、領域34a中でのキャ
リアの急速な再結合によりこの領域34a中のキャリア
濃度がN型ベース領域の他の部分に比して低く維持され
るので、前記電流路はターンオフの際にわずかな影響し
か有しない。従って、蓄積電荷は短寿命領域の中へ急速
に拡散する。
この実施例においても、短寿命領域34aの特定の寸法
及び正確な位置は設計上の選択事項であり、デバイスの
オン抵抗とデバイスのターンオフ時間との間に兼ね合い
により定められる。
及び正確な位置は設計上の選択事項であり、デバイスの
オン抵抗とデバイスのターンオフ時間との間に兼ね合い
により定められる。
第1図及び第2図に示したデバイスはN型ベース領域に
のみ短寿命領域を有するものとして説明したが、デバイ
スの非再生構造部を構成するP型ベース領域にも短寿命
領域を設けて、N型ベース領域の他にこのP型ベース領
域でも電荷蓄積時間を最小にするようにしてもよい。第
3図はこの構成のデバイスを示すものであり、この場合
、短寿命領域65は非再生構造部の領域32.34及び
36aに亘って延在している。こういった深さ範囲に亘
って延在する短寿命領域は、とりわけ電子照射によって
最も容易に形成することができる。
のみ短寿命領域を有するものとして説明したが、デバイ
スの非再生構造部を構成するP型ベース領域にも短寿命
領域を設けて、N型ベース領域の他にこのP型ベース領
域でも電荷蓄積時間を最小にするようにしてもよい。第
3図はこの構成のデバイスを示すものであり、この場合
、短寿命領域65は非再生構造部の領域32.34及び
36aに亘って延在している。こういった深さ範囲に亘
って延在する短寿命領域は、とりわけ電子照射によって
最も容易に形成することができる。
第4図ないし第6図は、半導体材料から成る本体中に延
在するゲート電極セグメントに関する形状の数多くの例
のうち、3つの構成例を平面図で示したものである。第
4図では、ゲート電極が中央条部26aから双方向に延
在している指状部又は枝状部を備えた両側櫛状構成を有
する構造を示している。第5図では、ゲート電極が複数
の離間した平行なセグメント26aを備えている。また
第6図では、ゲート電極セグメント26aが蛇行状構成
を有している。
在するゲート電極セグメントに関する形状の数多くの例
のうち、3つの構成例を平面図で示したものである。第
4図では、ゲート電極が中央条部26aから双方向に延
在している指状部又は枝状部を備えた両側櫛状構成を有
する構造を示している。第5図では、ゲート電極が複数
の離間した平行なセグメント26aを備えている。また
第6図では、ゲート電極セグメント26aが蛇行状構成
を有している。
以上、本発明を特定の好ましい実施例に従って詳細に説
明したが、当業者には数多くの修正及び変更を行うこと
ができよう。従って、こういった修正及び変更は、特許
請求の範囲によって本発明の真の精神及び範囲にあるも
のとして取り扱われよう。
明したが、当業者には数多くの修正及び変更を行うこと
ができよう。従って、こういった修正及び変更は、特許
請求の範囲によって本発明の真の精神及び範囲にあるも
のとして取り扱われよう。
【図面の簡単な説明】
第1図は本発明による半導体構造の一実施例を部分的に
切り取った状態で示す斜視図、第2図は本発明による半
導体構造の別の実施例を部分的に切り取った状態で示す
斜視図、第3図は本発明による半導体構造の更に別の実
施例を部分的に切り取った状態で示す斜視図、また第4
図ないし第6図は第1図ないし第3図のデバイスのゲー
ト電極に関する3つの構成例を示す平面図である。 [主な符号の説明] 10:ディプリーションφモード・サイリスク、264
M0Sゲート電極、26a:MOSゲート電極セグメン
ト、30:半導体本体、32:第1の層、34:第2の
層、34a:短寿命領域、36:第3の層、38:第4
の層。
切り取った状態で示す斜視図、第2図は本発明による半
導体構造の別の実施例を部分的に切り取った状態で示す
斜視図、第3図は本発明による半導体構造の更に別の実
施例を部分的に切り取った状態で示す斜視図、また第4
図ないし第6図は第1図ないし第3図のデバイスのゲー
ト電極に関する3つの構成例を示す平面図である。 [主な符号の説明] 10:ディプリーションφモード・サイリスク、264
M0Sゲート電極、26a:MOSゲート電極セグメン
ト、30:半導体本体、32:第1の層、34:第2の
層、34a:短寿命領域、36:第3の層、38:第4
の層。
Claims (1)
- 【特許請求の範囲】 1、前記再生部が直列に配置されて導電型が交互に変わ
る第1、第2、第3及び第4の領域を含む再生構造部、
及びならびに隣接した非再生構造部を有する半導体材料
から成る本体と、 前記第1の領域とオーミック接触して設けられた第1の
電力用の電極と、 前記第4の領域とオーミック接触して設けられた第2の
電力用の電極と、 前記再生構造部中の前記第2及び第3の領域のうちの一
方をピンチオフして電流を前記再生構造部から前記隣接
した非再生構造部へと転流させて、デバイスをターンオ
フする手段とを備え、 前記第2及び第3の領域のうちの少なくとも一方がキャ
リア寿命の比較的長い第1の部分とキャリア寿命の比較
的短い第2の部分とを有し、前記第2の部分が主として
前記非再生構造部内に設けられていることを特徴とする
半導体デバイス。 2、前記第2及び第3の領域のうちの少なくとも一方の
前記第2の部分がプロトンを注入した領域よりなる請求
項1記載の半導体デバイス。 3、前記第2及び第3の領域のうちの少なくとも一方の
前記第2の部分が重金属イオンを注入した領域よりなる
請求項1記載の半導体デバイス。 4、前記重金属イオンが金イオンから成る請求項3記載
の半導体デバイス。 5、前記第2及び第3の領域のうちの少なくとも一方の
前記第2の部分が電子照射された領域よりなる請求項1
記載の半導体デバイス。 6、前記非再生構造部の前記のキャリア寿命の比較的短
い部分が前記第2及び第3の領域に亘って延在している
請求項5記載の半導体デバイス。 7、前記非再生構造部の前記のキャリア寿命の比較的短
い部分が前記第1の領域を通って延在している請求項6
記載の半導体デバイス。 8、前記非再生構造部の前記のキャリア寿命の比較的短
い部分が前記第2及び第3の領域に亘って延在している
請求項1記載の半導体デバイス。 9、前記非再生構造部の前記のキャリア寿命の比較的短
い部分が前記第1の領域を通って延在している請求項8
記載の半導体デバイス。 10、前記第2及び第3の領域のうちの一方をピンチオ
フする前記手段が、前記本体の第1の表面から前記本体
の中まで延在して、前記再生構造部の前記第2及び第3
の領域のうちの前記一方の領域の部分を画成する絶縁ゲ
ート電極で構成され、前記の画成された部分は幅が狭く
、このため前記絶縁ゲート電極に適切なバイアス電圧を
印加したとき、前記非再生構造部をピンチオフすること
なく前記幅の狭い部分が空乏化して前記再生構造部の前
記第2及び第3の領域のうちの前記一方の領域を通して
流れる電流をピンチオフする請求項1記載の半導体デバ
イス。 11、前記絶縁ゲート電極が前記第2及び第3の領域の
うちの前記一方の領域の中まで延在すると共に、前記第
2及び第3の領域のうちの他方からは隔たっている請求
項10記載の半導体デバイス。 12、前記絶縁ゲート電極が前記第2及び第3の領域の
うちの他方の領域を通って前記第2及び第3の領域のう
ちの前記一方の領域の中まで延在している請求項10記
載の半導体デバイス。 13、前記第1の表面に平行な平面内にて、前記絶縁ゲ
ート電極が中央条部とこの中央条部から延在する複数の
枝状部を備えた櫛状構成をなしている請求項10記載の
半導体デバイス。 14、前記第1の表面に平行な平面内にて、前記絶縁ゲ
ート電極が複数の離間した平行な指状部を備えている請
求項10記載の半導体デバイス。 15、前記非再生構造部が前記第2、第3及び第4の領
域のみを含み、前記非再生構造部にて前記第1の電力用
の電極が前記第2の領域とオーミック接触して配置され
ている請求項1記載の半導体デバイス。 16、前記本体が第1及び第2の対向する主面を有し、
前記第1の電力用の電極が前記第1の主面上に設けられ
、前記第2の電力用の電極が前記第2の主面上に設けら
れ、前記非再生構造部が前記第1、第2及び第3の領域
のみを含み、前記第2の電力用の電極が前記非再生構造
部の前記第3の領域とオーミック接触して配置され、前
記第2の主面が平坦部及び溝部を備え、前記溝部が前記
平坦部から前記本体の中に延在する複数の溝の表面より
なり、前記第3の領域の一部分が前記第2の主面の前記
溝部まで延在し、前記溝の各々の中に前記絶縁ゲート電
極のセグメントが配置され、該セグメントが前記第2の
主面の前記溝部まで延在する前記第3の領域のそれぞれ
の部分に隣接している請求項1記載の半導体デバイス。 17、前記第2の領域が前記第2の主面の前記溝部まで
延在し、前記溝の各々の内に配置された前記絶縁ゲート
電極のセグメントが前記第2の領域にも隣接して位置し
ている請求項13記載の半導体デバイス。 18、前記第2の領域が比較的幅の広いベース領域を構
成し、前記第3の領域が比較的幅の狭いベース領域を構
成している請求項17記載の半導体デバイス。 19、前記第2の領域が比較的幅の狭いベース領域を構
成し、前記第3の領域が比較的幅の広いベース領域を構
成している請求項16記載の半導体デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US188,888 | 1988-05-02 | ||
US07/188,888 US4982258A (en) | 1988-05-02 | 1988-05-02 | Metal oxide semiconductor gated turn-off thyristor including a low lifetime region |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0221661A true JPH0221661A (ja) | 1990-01-24 |
Family
ID=22694977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1109282A Pending JPH0221661A (ja) | 1988-05-02 | 1989-05-01 | 短寿命領域を含むmosゲート制御式ターンオフ・サイリスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4982258A (ja) |
EP (1) | EP0341000B1 (ja) |
JP (1) | JPH0221661A (ja) |
DE (1) | DE68921368T2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04312977A (ja) * | 1990-04-09 | 1992-11-04 | Philips Gloeilampenfab:Nv | 半導体装置 |
US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
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JP2010002929A (ja) * | 2009-10-05 | 2010-01-07 | Ricoh Co Ltd | 画像形成装置、及び、現像装置 |
KR20190107142A (ko) * | 2012-02-09 | 2019-09-18 | 라이프 테크놀로지스 코포레이션 | 친수성 중합체성 입자 및 그의 제조 방법 |
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US5073519A (en) * | 1990-10-31 | 1991-12-17 | Texas Instruments Incorporated | Method of fabricating a vertical FET device with low gate to drain overlap capacitance |
GB2263579A (en) * | 1992-01-24 | 1993-07-28 | Texas Instruments Ltd | An integrated circuit with intermingled electrodes |
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1988
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-
1989
- 1989-04-28 DE DE68921368T patent/DE68921368T2/de not_active Expired - Lifetime
- 1989-04-28 EP EP89304349A patent/EP0341000B1/en not_active Expired - Lifetime
- 1989-05-01 JP JP1109282A patent/JPH0221661A/ja active Pending
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EP0341000A3 (en) | 1990-08-01 |
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