JPS6050067B2 - 静電誘導形逆導通サイリスタ - Google Patents
静電誘導形逆導通サイリスタInfo
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- JPS6050067B2 JPS6050067B2 JP16618279A JP16618279A JPS6050067B2 JP S6050067 B2 JPS6050067 B2 JP S6050067B2 JP 16618279 A JP16618279 A JP 16618279A JP 16618279 A JP16618279 A JP 16618279A JP S6050067 B2 JPS6050067 B2 JP S6050067B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Description
【発明の詳細な説明】
本発明はチョッパやインバータに用いられる静電誘導
形逆導通サイリスタに関する。
形逆導通サイリスタに関する。
静電誘導形サイリスタは第１図に示す構造を有し、ア
ノード端子１とカソード端子２の間に順電圧が印加され
たときも、制御端子３とカソード端子２の間に逆バイア
スをかけることにより順阻止状態にできる。
ノード端子１とカソード端子２の間に順電圧が印加され
たときも、制御端子３とカソード端子２の間に逆バイア
スをかけることにより順阻止状態にできる。
すなわち、ｎベース層４の中に伸びる空乏層がオーバー
ラップすることにより順阻止が行われる。ｎベース層４
の抵抗は空乏層を伸びやすくするため高くされ、またｎ
ベース層４の幅はその空乏層がｐエミッタ層５に到達し
ない程度に広くされている。この順阻止状態を解くには
ゲート、カソード間の電圧をＯにするかあるいは正にす
ればよく、それによつてオン状態になるから、通常のサ
イリスタと同様に点弧できる。 このような静電容量形
サイリスタをインバータやチョッパの転流補助用サイリ
スタとして用いる時には逆並列にダイオードを接続する
が、このダイオードを複合して逆導通サイリスタにすれ
ば素子個数が低減でき装置の小形、軽量化を図ることが
できる。 本発明は構造が単純てオン電圧の低い静電誘
導形逆導通サイリスタを提供することを目的とする。
ラップすることにより順阻止が行われる。ｎベース層４
の抵抗は空乏層を伸びやすくするため高くされ、またｎ
ベース層４の幅はその空乏層がｐエミッタ層５に到達し
ない程度に広くされている。この順阻止状態を解くには
ゲート、カソード間の電圧をＯにするかあるいは正にす
ればよく、それによつてオン状態になるから、通常のサ
イリスタと同様に点弧できる。 このような静電容量形
サイリスタをインバータやチョッパの転流補助用サイリ
スタとして用いる時には逆並列にダイオードを接続する
が、このダイオードを複合して逆導通サイリスタにすれ
ば素子個数が低減でき装置の小形、軽量化を図ることが
できる。 本発明は構造が単純てオン電圧の低い静電誘
導形逆導通サイリスタを提供することを目的とする。
この目的は、一方の導電形を有する高比抵抗半導体基
板の一方の側に同じ一方の導電形の低比抵抗の第１層を
、さらに第１層の一部に他方の導電形の低比抵抗の第２
層をそれぞれ設け、半導体基板の一方の面に露出した第
１層および第２層に共通の第１の主端子を接続し、半導
体基板の他方の側の第２層に対向する区域に一方の導電
形の低比抵抗の第３層および他方の導電形の低比抵抗の
第４層を、また第１層の表面露出区域に対向する区域に
他方の導電形の低比抵抗の第５層をそれぞれ設け、半導
体基板の他方の面に露出した第３層および第５層に共通
の第２の主端子を、第４層に制御端子をそれぞれ接続す
ることによつて達成される。
板の一方の側に同じ一方の導電形の低比抵抗の第１層を
、さらに第１層の一部に他方の導電形の低比抵抗の第２
層をそれぞれ設け、半導体基板の一方の面に露出した第
１層および第２層に共通の第１の主端子を接続し、半導
体基板の他方の側の第２層に対向する区域に一方の導電
形の低比抵抗の第３層および他方の導電形の低比抵抗の
第４層を、また第１層の表面露出区域に対向する区域に
他方の導電形の低比抵抗の第５層をそれぞれ設け、半導
体基板の他方の面に露出した第３層および第５層に共通
の第２の主端子を、第４層に制御端子をそれぞれ接続す
ることによつて達成される。
以下図面を引用して本発明の実施例を詳細に説明する
。
。
第２図において、一方の導電形を有する高比抵抗半導体
基板、この例ではｎ形のシリコン基板１０にｐ形および
ｎ形不純物を拡散することにより、低比抵抗ｐ形および
低比抵抗ｎ形領域を形成してある。
基板、この例ではｎ形のシリコン基板１０にｐ形および
ｎ形不純物を拡散することにより、低比抵抗ｐ形および
低比抵抗ｎ形領域を形成してある。
即ち、基板１０の一方の側、図において下側には、一方
の導電形すなわちｎ形の低比抵抗、従つて酎形である第
１層１１ならびに該層１１の一部を占めるようにして、
他方の導電形すなわちｐ形で低比抵抗の、従つてｐ＋形
である第２層１２がそれぞれ設けられている。そして、
この一方の面に露出した前記第１層１１および第２層１
２に対して共通の第１の主端子１″が形成されている。
基板１０の、図において上側の前記第２層１２と対向す
る区域には、ｎ＋形の第３層１３およびｐ＋形でリング
状をなす第４層１４がそれぞれ設けられている。また、
前記第１層１１が基板１０の下面に露出する区域に対向
して、基板１０の上面にはｐ＋形の第５層１５が形成さ
れている。第３層１３と第５層１５には共通の第２の主
端子２″が、第４層１４には制御端子３″がそれぞれ形
成されている。各端子１″，２″，３″はいずれも低抵
抗領域に対して設けられるので、金属被覆より容易にオ
ーム接触が形成される。図示の区域３１は上から順にｐ
＋−ｎ（１）一酎構造の−ダイオードであり、第１の主
端子１″に対し第２の主端子２″が正である電圧が印加
されるときに導通する。区域３１と分離帯３２を介して
存在する区域３３は第１図と同様の静電誘導形サイリス
タで、第１の主端子１″に、第２の主端子２″に対．し
て正の電圧が印加され、かつ制御端子３″の第２の主端
子２″に対する電圧がＯまたは正のときは、下から順に
ｐ＋−ｎ＋−ｎ（１）−ｎ＋構造のダイオードとして導
通し、この間の電圧が所定値以上の負電圧のときは、こ
の端子１″から端子２″へ；向う電流を阻止する。すな
わちこの素子は逆導電サイリスタの特性を有する。ｐ＋
層１２および酎層１１の双方がともに低抵抗てあるため
、両層間のＰｎ接合の逆阻止電圧は低い。しかし、この
サイリスタが逆導電形であることから何ら問題は生・じ
ない。一方主端子１″が主端子２″に対して正の場合の
順阻止電圧は、基板１０の残されたｎ（１）領域２０と
ｐ＋層１５の間にかかるから高い値を有する。また制御
端子３″に対して主端子２″が正の電圧の印加した場合
、ｐ＋層１４とｎ（１）領域２０の間のＰｎ接合に対す
る逆バイアスにより、ｎ（１）領域２０の内部に広がる
空乏層は低抵抗酎層１１の内部には余り伸びないのでｐ
＋層１２に達するおそれはなく、従つて第１図における
ように広い高比抵抗ｎ層を必要とせず、オン電圧は著し
く低くなる。例えば、２５００Ｖの順阻止耐圧を有する
従来の静電誘導サイリスタではｎ一層４の厚さは５５０
μｍ必ノ要であり、この場合この素子のオン電圧は１０
０ＡＩｄの電流密度のとき約３Ｖである。
の導電形すなわちｎ形の低比抵抗、従つて酎形である第
１層１１ならびに該層１１の一部を占めるようにして、
他方の導電形すなわちｐ形で低比抵抗の、従つてｐ＋形
である第２層１２がそれぞれ設けられている。そして、
この一方の面に露出した前記第１層１１および第２層１
２に対して共通の第１の主端子１″が形成されている。
基板１０の、図において上側の前記第２層１２と対向す
る区域には、ｎ＋形の第３層１３およびｐ＋形でリング
状をなす第４層１４がそれぞれ設けられている。また、
前記第１層１１が基板１０の下面に露出する区域に対向
して、基板１０の上面にはｐ＋形の第５層１５が形成さ
れている。第３層１３と第５層１５には共通の第２の主
端子２″が、第４層１４には制御端子３″がそれぞれ形
成されている。各端子１″，２″，３″はいずれも低抵
抗領域に対して設けられるので、金属被覆より容易にオ
ーム接触が形成される。図示の区域３１は上から順にｐ
＋−ｎ（１）一酎構造の−ダイオードであり、第１の主
端子１″に対し第２の主端子２″が正である電圧が印加
されるときに導通する。区域３１と分離帯３２を介して
存在する区域３３は第１図と同様の静電誘導形サイリス
タで、第１の主端子１″に、第２の主端子２″に対．し
て正の電圧が印加され、かつ制御端子３″の第２の主端
子２″に対する電圧がＯまたは正のときは、下から順に
ｐ＋−ｎ＋−ｎ（１）−ｎ＋構造のダイオードとして導
通し、この間の電圧が所定値以上の負電圧のときは、こ
の端子１″から端子２″へ；向う電流を阻止する。すな
わちこの素子は逆導電サイリスタの特性を有する。ｐ＋
層１２および酎層１１の双方がともに低抵抗てあるため
、両層間のＰｎ接合の逆阻止電圧は低い。しかし、この
サイリスタが逆導電形であることから何ら問題は生・じ
ない。一方主端子１″が主端子２″に対して正の場合の
順阻止電圧は、基板１０の残されたｎ（１）領域２０と
ｐ＋層１５の間にかかるから高い値を有する。また制御
端子３″に対して主端子２″が正の電圧の印加した場合
、ｐ＋層１４とｎ（１）領域２０の間のＰｎ接合に対す
る逆バイアスにより、ｎ（１）領域２０の内部に広がる
空乏層は低抵抗酎層１１の内部には余り伸びないのでｐ
＋層１２に達するおそれはなく、従つて第１図における
ように広い高比抵抗ｎ層を必要とせず、オン電圧は著し
く低くなる。例えば、２５００Ｖの順阻止耐圧を有する
従来の静電誘導サイリスタではｎ一層４の厚さは５５０
μｍ必ノ要であり、この場合この素子のオン電圧は１０
０ＡＩｄの電流密度のとき約３Ｖである。
これに対し本発明のサイリスタては順阻止耐圧２５００
Ｖを得るのにｎ（１）層２０は２２０μ几の厚さでよい
。
Ｖを得るのにｎ（１）層２０は２２０μ几の厚さでよい
。
この場合、前記従来のものと同じ電流密度１００ＡＩｃ
！ｌのときのオン電圧は約１Ｖであつた。このように本
発明のサイリスタはｎ（１）層２０を２２０ｐｍと薄く
しても、ｎ＋層１１を介してｐ＋層１２が設けられてい
るので、２５００Ｖの順方向電圧の印加時に空乏層がｎ
（１）層全部に拡がりきり、さらに拡がろうとしても、
ｎ＋層１１でほぼ阻止されるので、ｐ＋層に前記空乏層
が到達して素子が破壊に至ることがない。その結果、前
述の例て示したようにオン電圧を著しく低くすることが
できる。第３図は本発明による逆導通サイリスタの異な
る実施例て、第２図の実施例に対応する部分には同一の
符号が付されている。
！ｌのときのオン電圧は約１Ｖであつた。このように本
発明のサイリスタはｎ（１）層２０を２２０ｐｍと薄く
しても、ｎ＋層１１を介してｐ＋層１２が設けられてい
るので、２５００Ｖの順方向電圧の印加時に空乏層がｎ
（１）層全部に拡がりきり、さらに拡がろうとしても、
ｎ＋層１１でほぼ阻止されるので、ｐ＋層に前記空乏層
が到達して素子が破壊に至ることがない。その結果、前
述の例て示したようにオン電圧を著しく低くすることが
できる。第３図は本発明による逆導通サイリスタの異な
る実施例て、第２図の実施例に対応する部分には同一の
符号が付されている。
この場合には静電誘導形サイリスタ部３３は分離帯３２
を介してダイオード部３１を取囲んでいる。またリング
状のｐ＋層１４は酎層１３をはさんで二つ設けられてい
る。第２図、第３図の実施例はｎ形高比抵抗シリコンを
基板としているが、導電形を逆にしてｐ形高比抵抗シリ
コン板を用いても同様に構成できる。
を介してダイオード部３１を取囲んでいる。またリング
状のｐ＋層１４は酎層１３をはさんで二つ設けられてい
る。第２図、第３図の実施例はｎ形高比抵抗シリコンを
基板としているが、導電形を逆にしてｐ形高比抵抗シリ
コン板を用いても同様に構成できる。
本発明による逆導通サイリスタのダイオード部３１に金
または白金などのライフタイムキラーを拡散導入すれば
、ダイオード側の逆回復電流の低減ができる。また静電
誘導形サイリスタ部３３にライフタイムキラーを導入し
て少数キャリアのライフタイムを制御することにより逆
バイアスゲート電圧による主端子間の順電流のターンオ
フを容易にすることができる。基板全体にライフタイム
キラーを導入すればこの双方の特性を満足させることが
可能である。上述のように本発明による逆導通サイリス
タはｐ−１−ｎ構造をとることにより、静電誘導形サイ
リスタに比してオン電圧が著しく低くなつて大電流パル
スを順方向にも逆方向にも通電でき、インバータあるい
はチョッパなどの転流用補助サイリスタとして有効に使
用できる。
または白金などのライフタイムキラーを拡散導入すれば
、ダイオード側の逆回復電流の低減ができる。また静電
誘導形サイリスタ部３３にライフタイムキラーを導入し
て少数キャリアのライフタイムを制御することにより逆
バイアスゲート電圧による主端子間の順電流のターンオ
フを容易にすることができる。基板全体にライフタイム
キラーを導入すればこの双方の特性を満足させることが
可能である。上述のように本発明による逆導通サイリス
タはｐ−１−ｎ構造をとることにより、静電誘導形サイ
リスタに比してオン電圧が著しく低くなつて大電流パル
スを順方向にも逆方向にも通電でき、インバータあるい
はチョッパなどの転流用補助サイリスタとして有効に使
用できる。
第１図は静電誘導形逆阻止サイリスタの構造を示す断面
図、第２図は本発明に基づく静電誘導形逆導通サイリス
タの一実施例の構造を示す断面図、第３図は異なる実施
例の構造を示す断面図である。 １″，２″・・・・主端子、３″ ・・・制御端子、１
０・・・・・・半導体基板、１１・・・・・・第１層、
１２・・・・・・第２層、１３・・・・・・第３層、１
４・・・・・・第４層、１５・・第５層。
図、第２図は本発明に基づく静電誘導形逆導通サイリス
タの一実施例の構造を示す断面図、第３図は異なる実施
例の構造を示す断面図である。 １″，２″・・・・主端子、３″ ・・・制御端子、１
０・・・・・・半導体基板、１１・・・・・・第１層、
１２・・・・・・第２層、１３・・・・・・第３層、１
４・・・・・・第４層、１５・・第５層。
Claims (1)
- １ 一方の導電形を有する高比抵抗半導体基板の一方の
側に一方の導電形の低比抵抗の第１層が、さらに該第１
層の一部に他方の導電形の低比抵抗の第２層がそれぞれ
設けられ、半導体基板の一方の面に露出した前記第１層
および第２層に共通の第１の主端子が接続され、前記半
導体基板の他方の側の前記第２層と対向する区域に一方
の導電形の低比抵抗の第３層および他方の導電形の低比
抵抗の第４層が、また前記第１層の表面露出区域に対向
する区域に他方の導電形の低比抵抗の第５層がそれぞれ
設けられ、半導体基板の他方の面に露出した、前記第３
層と前記第５層に共通の第２の主端子が、前記第４層に
制御端子がそれぞれ接続されたことを特徴とする静電誘
導形逆導通サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16618279A JPS6050067B2 (ja) | 1979-12-20 | 1979-12-20 | 静電誘導形逆導通サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16618279A JPS6050067B2 (ja) | 1979-12-20 | 1979-12-20 | 静電誘導形逆導通サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688361A JPS5688361A (en) | 1981-07-17 |
| JPS6050067B2 true JPS6050067B2 (ja) | 1985-11-06 |
Family
ID=15826588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16618279A Expired JPS6050067B2 (ja) | 1979-12-20 | 1979-12-20 | 静電誘導形逆導通サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050067B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276769A (ja) * | 1985-09-30 | 1987-04-08 | Toyota Central Res & Dev Lab Inc | 静電誘導型サイリスタ |
| US4982258A (en) * | 1988-05-02 | 1991-01-01 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor including a low lifetime region |
-
1979
- 1979-12-20 JP JP16618279A patent/JPS6050067B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688361A (en) | 1981-07-17 |
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