JPS6048911B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6048911B2 JPS6048911B2 JP11595479A JP11595479A JPS6048911B2 JP S6048911 B2 JPS6048911 B2 JP S6048911B2 JP 11595479 A JP11595479 A JP 11595479A JP 11595479 A JP11595479 A JP 11595479A JP S6048911 B2 JPS6048911 B2 JP S6048911B2
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は自己しや断能力とサイリスタ特性とを併わせ持
つ半導体装置に関する。
つ半導体装置に関する。
通常のサイリスタは自己しや断能力がないため、インバ
ータ回路やチョッパ回路に使用する場合、サイリスタの
負荷電流（主電流）をしや断するため転流回路を必要と
する。
ータ回路やチョッパ回路に使用する場合、サイリスタの
負荷電流（主電流）をしや断するため転流回路を必要と
する。
しや断能力のあるサイリスタとしてＧＴＯサイリスタが
あるが、現状ではサイリスタにくらべてオン状態損失が
大きく、またサージ電流用量も低い。一方トランジスタ
はしや断能力を有するがオン状態を維持するためにはベ
ース電流をオン期間中供給しなければならず、制御電力
が大きくなる。本発明は自己しや断能力を有するサイリ
スタであつて、オン損失が小さくサージ電流用量が高く
、また制御電流の小さいものを提供することを目的とす
る。
あるが、現状ではサイリスタにくらべてオン状態損失が
大きく、またサージ電流用量も低い。一方トランジスタ
はしや断能力を有するがオン状態を維持するためにはベ
ース電流をオン期間中供給しなければならず、制御電力
が大きくなる。本発明は自己しや断能力を有するサイリ
スタであつて、オン損失が小さくサージ電流用量が高く
、また制御電流の小さいものを提供することを目的とす
る。
この目的は一枚の半導体板内に、交互に異なる導電形を
有する連続した４層より成りサイリスタを形成する領域
と、交互に異なる導電形を有する連続した３層より成り
トランジスタを形成する領域とが設けられ、前記サイリ
スタの保持電流に対する順電圧よりトランジスタの飽和
電圧が低くなるように構成され、半導体板の一方の面に
露出した同一導電形を有する両領域の端部層および半導
体板の他方の面に露出した異なる導電形を有する両領域
の他の端部層がそれぞれ両主端子に接続され、またサイ
リスタのベース層の一つならびにトランジスタのベース
層がそれぞれ別個の制御端子にそれぞれ接続されること
によつて達成される。
有する連続した４層より成りサイリスタを形成する領域
と、交互に異なる導電形を有する連続した３層より成り
トランジスタを形成する領域とが設けられ、前記サイリ
スタの保持電流に対する順電圧よりトランジスタの飽和
電圧が低くなるように構成され、半導体板の一方の面に
露出した同一導電形を有する両領域の端部層および半導
体板の他方の面に露出した異なる導電形を有する両領域
の他の端部層がそれぞれ両主端子に接続され、またサイ
リスタのベース層の一つならびにトランジスタのベース
層がそれぞれ別個の制御端子にそれぞれ接続されること
によつて達成される。
以下図を引用して本発明の実施例について説明する。第
１図、第２図において、一枚のｎ形半導フ体板１に拡散
法を用いて中央部にサイリスタ２を構成するＰ゛ＮＰＮ
Ｉ層構造の領域が、そしてそれをとりまく周辺部にトラ
ンジスタ３を構成するＮ゛ＰＮ（Ｎ゛）３層構造の領域
がそれぞれつくられている。サイリスタ２のＰベース層
とトランジス５夕３のＰベース層は連続した層となつて
おり、それぞれの中に設けられるＮエミッタ層とともに
二つの拡散工程でそれぞれ同時に形成される。サイリス
タ２のＮ゛端部層には隣接Ｎエミッタ層を短絡して電極
４が被着され、トランジスタ３のエミッタ電極５ととも
に主端子の一つであるカソード端子Ｋに接続されている
。半導体板１の他の面にはサイリスタ２のＰ゛端部層、
Ｎベース層、トランジスタのコレクタＮ゛層に接触する
電極６が設けられ他の主端子であるアノード端子Ａに接
続されている。またサイリスタ２のＰベース層のゲート
電極７およびトランジスタ３のベース電極８はそれぞれ
制御端子であるゲート端子Ｇおよびベース端子Ｂに接続
されている。 ・次にこの半導体装置の動作について説
明すると、Ａ端子を正としてＢ端子との間に電圧を印加
し、Ｇ端子を通じて制御電流を流せばサイリスタ部２は
点弧して順電流が流れる。
１図、第２図において、一枚のｎ形半導フ体板１に拡散
法を用いて中央部にサイリスタ２を構成するＰ゛ＮＰＮ
Ｉ層構造の領域が、そしてそれをとりまく周辺部にトラ
ンジスタ３を構成するＮ゛ＰＮ（Ｎ゛）３層構造の領域
がそれぞれつくられている。サイリスタ２のＰベース層
とトランジス５夕３のＰベース層は連続した層となつて
おり、それぞれの中に設けられるＮエミッタ層とともに
二つの拡散工程でそれぞれ同時に形成される。サイリス
タ２のＮ゛端部層には隣接Ｎエミッタ層を短絡して電極
４が被着され、トランジスタ３のエミッタ電極５ととも
に主端子の一つであるカソード端子Ｋに接続されている
。半導体板１の他の面にはサイリスタ２のＰ゛端部層、
Ｎベース層、トランジスタのコレクタＮ゛層に接触する
電極６が設けられ他の主端子であるアノード端子Ａに接
続されている。またサイリスタ２のＰベース層のゲート
電極７およびトランジスタ３のベース電極８はそれぞれ
制御端子であるゲート端子Ｇおよびベース端子Ｂに接続
されている。 ・次にこの半導体装置の動作について説
明すると、Ａ端子を正としてＢ端子との間に電圧を印加
し、Ｇ端子を通じて制御電流を流せばサイリスタ部２は
点弧して順電流が流れる。
この順電流をしや断したい時にはＢ端子を通じてトラン
ジスタ３のベース電流を流し、サイリスタ２に流れてい
る負荷電流をトランジスタ３に移す。負荷電流の大きさ
がサイリスタ２の保持電流以下になつたときサイリスタ
２はオフする。サイリスタ２がターンオフした後トラン
ジスタ３のベース電流を除去し；てトランジスタ３をオ
フさせる。このターンオフ動作で重要な点は負荷電流が
サイリスタからトランジスタに円滑に移ることおよびサ
イリスタを流れる電流が早く保持電流以下になることで
ある。前者のためには通常０．７〜１．０Ｖであるサイ
リスタ２２の保持電流に対する順電圧よりもトランジス
タ３の飽和電圧が低いことを要する。通常のトランジス
タでは飽和電圧を０．５〜０．６Ｖにすることは可能で
あるが、さらに低くするためコレクタ高比抵抗層の幅、
第１図ではＮ層の幅Ｗを狭くする。電３流密度を大きく
しても低くすることができる。サイリスタの電流を早く
保持電流以下にするにはサイリスタ部２にのみ金原子な
どのライフタイムキラーを導入し保持電流を上ける。ま
た注入効率を小さくするためにサイリスタ２のＮエミッ
タ層の３．エミッタショート密度を上げ、また図のよう
にＰエミッタ層も電極６によりショートする。たゞしこ
の場合はサイリスタ２の逆阻止能力は期待できず、逆導
通サイリスタの特性を示す。また同じように自己しや断
能力を有するＧＴＯ４（サイリスタでは、そのしや断能
力を高める、即ちターンオフゲインを高めるためそのＰ
ｎｐ層の電流増幅率αＰｎｐを小さくしていること、お
よび全面積に対する主電極面積が小さいことなどにより
オン電圧は大きく例えば３Ｖになるが本発明のサイリス
タは通常の大きさのオン電圧０．７〜１．０Ｖか、ライ
フタイムキラーを導入して保持電流を上げても、オン電
圧はせいぜい１．５Ｖ位であるのでＧＴＯサイリスタに
比べると有利である。
ジスタ３のベース電流を流し、サイリスタ２に流れてい
る負荷電流をトランジスタ３に移す。負荷電流の大きさ
がサイリスタ２の保持電流以下になつたときサイリスタ
２はオフする。サイリスタ２がターンオフした後トラン
ジスタ３のベース電流を除去し；てトランジスタ３をオ
フさせる。このターンオフ動作で重要な点は負荷電流が
サイリスタからトランジスタに円滑に移ることおよびサ
イリスタを流れる電流が早く保持電流以下になることで
ある。前者のためには通常０．７〜１．０Ｖであるサイ
リスタ２２の保持電流に対する順電圧よりもトランジス
タ３の飽和電圧が低いことを要する。通常のトランジス
タでは飽和電圧を０．５〜０．６Ｖにすることは可能で
あるが、さらに低くするためコレクタ高比抵抗層の幅、
第１図ではＮ層の幅Ｗを狭くする。電３流密度を大きく
しても低くすることができる。サイリスタの電流を早く
保持電流以下にするにはサイリスタ部２にのみ金原子な
どのライフタイムキラーを導入し保持電流を上ける。ま
た注入効率を小さくするためにサイリスタ２のＮエミッ
タ層の３．エミッタショート密度を上げ、また図のよう
にＰエミッタ層も電極６によりショートする。たゞしこ
の場合はサイリスタ２の逆阻止能力は期待できず、逆導
通サイリスタの特性を示す。また同じように自己しや断
能力を有するＧＴＯ４（サイリスタでは、そのしや断能
力を高める、即ちターンオフゲインを高めるためそのＰ
ｎｐ層の電流増幅率αＰｎｐを小さくしていること、お
よび全面積に対する主電極面積が小さいことなどにより
オン電圧は大きく例えば３Ｖになるが本発明のサイリス
タは通常の大きさのオン電圧０．７〜１．０Ｖか、ライ
フタイムキラーを導入して保持電流を上げても、オン電
圧はせいぜい１．５Ｖ位であるのでＧＴＯサイリスタに
比べると有利である。
第３図Ａ，ｂは第１図、第２図に示す半導体装置のカソ
ード端子Ｋを加圧接触により接続する場合の構造を示す
。
ード端子Ｋを加圧接触により接続する場合の構造を示す
。
第３図ａは上部電極９にトランジスタ部３のベース電極
８と接触しないように溝１０を設けたものであり、第３
図ｂは逆に半導体板のベース層１１に溝１２を設け、そ
の底にベース電極８を設けたものである。第４図、第５
図は半導体板におけるサイリスタ部とトランジスタ部の
配置の異なる実施例を示し、第１図、第２図、第３図の
対応する部分と同じ符号が付されている。
８と接触しないように溝１０を設けたものであり、第３
図ｂは逆に半導体板のベース層１１に溝１２を設け、そ
の底にベース電極８を設けたものである。第４図、第５
図は半導体板におけるサイリスタ部とトランジスタ部の
配置の異なる実施例を示し、第１図、第２図、第３図の
対応する部分と同じ符号が付されている。
第４図においてはトランジスタ部３が中心部に位置し、
サイリスタ部２がそれをとり囲んでいる。第５図は方形
の半導体板を用い、サイリスタ部２とトランジスタ部３
を横に並べて配置したものである。なお両図においてベ
ース電極８は図示を省略している。本発明による半導体
装置はサイリスタとトランジスタを１枚の半導体板内に
複合して並列接続したもので、動作はサイリスタの負荷
電流をしや断したい時にトランジスタをオン状態にし、
サイリスタがオフ状態になつてからトランジスタをオフ
状態にする。
サイリスタ部２がそれをとり囲んでいる。第５図は方形
の半導体板を用い、サイリスタ部２とトランジスタ部３
を横に並べて配置したものである。なお両図においてベ
ース電極８は図示を省略している。本発明による半導体
装置はサイリスタとトランジスタを１枚の半導体板内に
複合して並列接続したもので、動作はサイリスタの負荷
電流をしや断したい時にトランジスタをオン状態にし、
サイリスタがオフ状態になつてからトランジスタをオフ
状態にする。
従つて本半導体装置は次の利点を持つ。１ＧＴ０サイリ
スタにくらべてオン状態損失を小さくできる。
スタにくらべてオン状態損失を小さくできる。
２ トランジスタのみの場合よりベース電流駆動電源が
小さくてよい。
小さくてよい。
このことは、本発明の半導体装置がオン時は内蔵のサイ
リスタ部のゲート特性からきまるゲート電流パルスによ
つてサイリスタとしてオン可能であり、このサイリスタ
部の導通時は当然ゲート電流は不要であり、この半導体
装置をオフさせるために、このサイリスタ部からその周
辺のトランジスタ部で主電流を転流させるためにトラン
ジスタのベース電流を流し、サイリスタ部がオフしてか
らベース電流を流し、サイリスタ部がオフしてからベー
ス電流を除いてトランジスタをオフさせるようにしてい
るので、トランジスタのようにベース電流をオン電流に
比例して流しつづける必要がないことから明らかである
。３ トランジスタはサイリスタのターンオフに要する
短い時間（数１００ＩＬＳ以下）だけ働けばよく熱的設
計が楽である。
リスタ部のゲート特性からきまるゲート電流パルスによ
つてサイリスタとしてオン可能であり、このサイリスタ
部の導通時は当然ゲート電流は不要であり、この半導体
装置をオフさせるために、このサイリスタ部からその周
辺のトランジスタ部で主電流を転流させるためにトラン
ジスタのベース電流を流し、サイリスタ部がオフしてか
らベース電流を流し、サイリスタ部がオフしてからベー
ス電流を除いてトランジスタをオフさせるようにしてい
るので、トランジスタのようにベース電流をオン電流に
比例して流しつづける必要がないことから明らかである
。３ トランジスタはサイリスタのターンオフに要する
短い時間（数１００ＩＬＳ以下）だけ働けばよく熱的設
計が楽である。
４１枚の半導体板に集積化されるので部品数が増大せず
信頼性も高い。
信頼性も高い。
５ＧＴ０サイリスタまたはトランジスタにくらべて過電
流耐量が大きく、また並列接続が容易である。
流耐量が大きく、また並列接続が容易である。
例えば順阻止電圧２５００Ｖ、最大オン１０００ＡのＧ
ＴＯサイリスタでは７０００Ａのサージ電流耐量てある
が、本発明の半導体装置ては第１項で述べたようにオン
電圧が小さいので同クラスの素子で１００００Ａのサー
ジ電流耐量を有することがわかつた。
ＴＯサイリスタでは７０００Ａのサージ電流耐量てある
が、本発明の半導体装置ては第１項で述べたようにオン
電圧が小さいので同クラスの素子で１００００Ａのサー
ジ電流耐量を有することがわかつた。
第１図は本発明の一実施例の断面図、第２図はその半分
の平面図、第３図Ａ，ｂは加圧接触により端子が接続さ
れる本発明による半導体装置の電極部実施例の要部断面
図、第４図、第５図はそれぞれ本発明の異なる実施例の
平面図である。 １ ・・・・・・半導体板、２・・・・・・サイリスタ
部、３・・・・・・トランジスタ部、Ｋ・・・・・・カ
ソード端子、Ａ・・・・・・アノード端子、Ｇ・・・・
・・ゲート端子、Ｂ・・・・・・ベース端子。
の平面図、第３図Ａ，ｂは加圧接触により端子が接続さ
れる本発明による半導体装置の電極部実施例の要部断面
図、第４図、第５図はそれぞれ本発明の異なる実施例の
平面図である。 １ ・・・・・・半導体板、２・・・・・・サイリスタ
部、３・・・・・・トランジスタ部、Ｋ・・・・・・カ
ソード端子、Ａ・・・・・・アノード端子、Ｇ・・・・
・・ゲート端子、Ｂ・・・・・・ベース端子。
Claims (1)
- １ 一枚の半導体板内に、交互に異なる導電形を有する
連続した４層より成りサイリスタを形成する領域と、交
互に異なる導電形を有する連続した３層より成りトラン
ジスタを形成する領域とが設けられ、前記サイリスタの
保持電流に対する順電圧より該トランジスタの飽和電圧
が低くなるように構成され、前記半導体板の一方の面に
露出した同一導電形を有する前記両領域の端部層および
前記半導体板の他方の面に露出した異なる導電形を有す
る前記両領域の他の端部層がそれぞれ両主端子に接続さ
れ、前記サイリスタのベース層の一つならびに前記トラ
ンジスタのベース層がそれぞれ別個の制御端子に接続さ
れたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11595479A JPS6048911B2 (ja) | 1979-09-10 | 1979-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11595479A JPS6048911B2 (ja) | 1979-09-10 | 1979-09-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640277A JPS5640277A (en) | 1981-04-16 |
| JPS6048911B2 true JPS6048911B2 (ja) | 1985-10-30 |
Family
ID=14675251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11595479A Expired JPS6048911B2 (ja) | 1979-09-10 | 1979-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048911B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796057B2 (ja) * | 1993-03-25 | 1998-09-10 | 三菱電機株式会社 | 逆導通ゲートターンオフサイリスタ |
| FR2727571A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Thyristor a sensibilite en retournement controlee |
-
1979
- 1979-09-10 JP JP11595479A patent/JPS6048911B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640277A (en) | 1981-04-16 |
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