JP7432098B2 - サイリスタおよびバイポーラ接合トランジスタを備える電力半導体デバイス - Google Patents

サイリスタおよびバイポーラ接合トランジスタを備える電力半導体デバイス Download PDF

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Description

発明の分野
本発明は、請求項１の冒頭部分に記載の電力半導体デバイスに関する。
発明の背景
電力半導体デバイスの分野において、ゲートターンオフサイリスタ（ＧＴＯ）、およびゲート転流型サイリスタ（ＧＣＴ）、とくには集積化ゲート転流型サイリスタ（ＩＧＣＴ）などのターンオフ電力半導体デバイスが知られている。逆導通（ＲＣ）ＩＧＣＴにおいては、還流ダイオードがデバイスウエハに一体化されてよい。
米国特許第５３０４８２３号明細書から、高いゲート電流の不利益を伴うことなく高い保持電流を有することができる半導体集積回路が知られている。そのような回路は、ＰＮＰＮデバイスおよび接合バイポーラトランジスタを含み、トランジスタコレクタ領域と同じ導電型であり、コレクタ領域よりも高濃度にドープされたさらなるドープ領域が、デバイスの相互の影響を防止する。接合バイポーラトランジスタは、少なくとも１０の電流利得と、少なくとも５０ボルトの逆方向降伏電圧を有するベース－コレクタおよびベース－エミッタ接合とを有する。ＰＮダイオードも回路に使用することができる。
米国特許第５４４２２１９号明細書から、２つのアームまたは素子の一方がサイリスタであり、他方がバイポーラトランジスタであるハーフブリッジ回路を備える半導体デバイスが知られている。これは、共通領域として共有されたサイリスタの一次導体型カソード領域とバイポーラトランジスタの一次導体型コレクタ領域とを備える単一の半導体チップとして垂直方向に構成される。サイリスタの中間層と上述の共通領域との間に第１の分離領域が形成される。第２の分離領域が、サイリスタの中間層とバイポーラトランジスタのベース領域との間に設けられた第１の分離領域に形成される。ハーフブリッジの上側アームおよび下側アームが垂直に構造化されているため、回路は、優れた面積効率、電流増幅率、および電流容量を提供する。上側アームを下側アームから分離するために特定の分離層は不要である。第１および第２の分離領域は、付随的なｎｐｎおよびｐｎｐ構造の形成によって生じる漏れ電流を抑制する。
米国特許出願公開第２０１３ ０２０７１５７号明細書から、第１の主面および第１の主面に平行な第２の主面を有するウエハを備える逆導通電力半導体デバイスが知られている。デバイスは、複数のダイオードセルおよび複数のＩＧＣＴセルを含み、各々のＩＧＣＴセルは、第１の主面と第２の主面との間に、第１のアノード電極と、第１のアノード電極上の第１の導電型の第１のアノード層と、第１のアノード層上の第２の導電型のバッファ層と、バッファ層上の第２の導電型のドリフト層と、ドリフト層上の第１の導電型のベース層と、ベース層上の第２の導電型の第１のカソード層と、第１のカソード層上のカソード電極とを含む。混合部分は、ＩＧＣＴセルの第１のカソード層と交互するダイオードセルの第２のアノード層を含む。
欧州特許出願公開第０ １１０ ７７７号明細書から、第１のエミッタ領域と、第１のエミッタ領域に隣接する第１の抑制ベース領域と、第２の主ベース領域と、第２のエミッタ領域とを備える半導体デバイスが知られている。第１のエミッタ領域は、カソードコンタクトを介して互いに電気的に接続されるいくつかの一次領域に分割される。第１のベース領域は、抑制ゲートコンタクトによって互いに電気的に接続されるいくつかの領域に分割される。後者のコンタクトは、サイリスタの自己発火能力を抑制するように抑制ゲートとカソードとの間の短絡の生成を可能にするスイッチを介してカソードコンタクトに接続される。ベース領域およびエミッタ領域の厚さおよびドーピングは、交流電源電圧が０に低下したときにサイリスタが容量性電流のみによって通常の周囲温度で自己発火するように選択される。
既知のターンオフ電力半導体デバイスの一例として、先行技術のＲＣ－ＩＧＣＴ１が、図１Ａおよび図１Ｂに示されている。そのようなＲＣ－ＩＧＣＴは、例えば国際公開第２０１２／０４１９５８号パンフレットに記載されている。図１Ａは、既知のＲＣ－ＩＧＣＴ１の一部分を断面にて示し、図１Ｂは、デバイスのレイアウトを上面図にて示している。ＲＣ－ＩＧＣＴ１は、複数のサイリスタセル２と、一体化された還流ダイオード３とを備える。すべてのサイリスタセル２および一体化された還流ダイオード３は、ＲＣ－ＩＧＣＴ１のカソード側である第１の主面１１と、ＲＣ－ＩＧＣＴ１のアノード側である第２の主面１２とを有する単一のウエハ１０内に形成される。
図１Ａに見られるように、各々のサイリスタセル２は、ウエハ１０の第１の主面１１から第２の主面１２へと、第１のカソード電極２１、ｎ＋ドープのカソード半導体層部分２２、ｐドープのベース半導体層２３、ｎ－ドープのドリフト半導体層２４、ｎドープのバッファ半導体層２５、ｐ＋ドープの第１のアノード半導体層２６、および第１のアノード電極２７を備える。複数のサイリスタセル２のカソード半導体層部分２２は、第１カソード半導体層を形成する。ここで、バッファ半導体層２５が、第２の主面１２に向かって上昇するドーピング濃度を有する一方で、ドリフト半導体層２４は、典型的には、一定のドーピング濃度を有する。
さらに、各々のサイリスタセル２は、カソード半導体層部分２２の側方でウエハ１０の第１の主面１１上に配置され、ベース半導体層２３に接触するが、第１のカソード電極２１およびカソード半導体層部分２２から離されているゲート電極２０を有する。ここで、「側方」という用語は、第１の主面１１に平行な方向である横方向にある位置に関する。
ウエハ１０の周縁領域に、一体化された単一の還流ダイオード３が配置されており、その図１Ｂの線ＡＡ’に沿った断面も、図１Ａにおいて見て取ることができる。還流ダイオード３は、ウエハ１０の第１の主面１１から第２の主面１２へと、第２のアノード電極３１、ｐドープの第２のアノード半導体層３２、ｎ－ドープのドリフト半導体層２４によってｐドープの第２のアノード半導体層３２から隔てられたｎ＋ドープの第２のカソード半導体層３３、および第２のカソード電極３４を備える。
ＲＣ－ＩＧＣＴ１における複数のサイリスタセル２の配置は、ウエハの第１の主面１１への上面図を示す図１Ｂに示されている。ＲＣ－ＩＧＣＴ１のカソード半導体層部分２２は、短冊状に形成され、短冊の長手方向が、円形のウエハ１０の横方向における中心から延びかつウエハ１０の第１の主面１１に平行な方向である半径方向に揃えられている。さらに、短冊は、典型的には互いに平行に配置された２つの長辺を有することによって、長手方向である一方向に他の方向よりも長く延びている層として理解されるべきである。複数の短冊状のカソード半導体層部分２２は、デバイスの中心の周りに同心円状に配置されている。ウエハ１０の中央領域に、複数のサイリスタセル２のすべてのゲート電極２０が電気的に接続された共通のゲートコンタクト４０が配置されている。サイリスタセル２のゲート電極２０、共通ゲートコンタクト４０、およびそれらの間の接続部は、すべてのカソード半導体層部分２２を取り囲むゲートメタライゼーション層として実現される。
ＲＣ－ＩＧＣＴをオフにするために、短い制御ゲート電流パルスが、共通ゲートコンタクト４０を介して複数のサイリスタセル２のゲート電極２０に供給される。
ＩＧＣＴは、オン状態にラッチし、すなわちターンオン時にアノード電圧を能動的には制御しない。これは、自身の損失に関して有利であるが、還流ダイオードに関して問題がある。還流ダイオードにおける同時の高い逆電圧および逆電流により、逆回復時の還流ダイオードにおける損失が比較的大きくなる。付随するダイオードを保護するために、ｄＩ／ｄｔ制限インダクタ、すなわちチョークが、先行技術のＩＧＣＴ回路に常に含まれる。チョークは過電圧による問題を引き起こし、ＩＧＣＴを使用する場合に、別の保護回路（過電圧クランプ）が必要になる。クランプ回路は、クランプコンデンサ、ダイオード、および抵抗器からなる。
すべての保護回路素子は、調達および組み立てにコストがかかる。追加のコストの不利益およびＩＧＣＴのターンオン時の比較的大きいダイオード損失が、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対するＩＧＣＴの固有の損失の利点を制限する。
要約
以上に鑑み、本発明の目的は、ＩＧＣＴの上述の欠点を回避することができるサイリスタ構造を備える電力半導体デバイスを提供することである。例示的には、本発明の目的は、システム損失が低減され、保護回路の必要性が少ない電力半導体デバイスを提供することである。
本発明の目的は、請求項１に記載の電力半導体デバイスによって達成される。本発明のさらなる発展が、従属請求項に記載される。
請求項１に記載の電力半導体デバイスは、第１の主面および第１の主面の反対側の第２の主面を有する半導体ウエハと、サイリスタ構造と、サイリスタ構造の側方に配置されたバイポーラ接合トランジスタとを備える。サイリスタ構造は、第１の主面から第２の主面への順序で、
・ 第１の導電型の第１のエミッタ層と、
・ 第１のエミッタ層と直接接触して第１のエミッタ層との間に第１のｐｎ接合を形成する第１の導電型とは異なる第２の導電型の第１のベース層と、
・ 前記第１のベース層と直接接触して第１のベース層との間に第２のｐｎ接合を形成する第１の導電型の第２のベース層と、
・ 第２のベース層によって第１のベース層から離されており、第２のベース層と直接接触して第２のベース層との間に第３のｐｎ接合を形成する第２の導電型の第２のエミッタ層と
を備える。
サイリスタ構造は、
・ 第１のエミッタ層の側方に配置され、第１のベース層とオーミックコンタクトを形成するゲート電極と、
・ 第１の主面上に配置され、第１のエミッタ層とオーミックコンタクトを形成する第１の主電極と、
・ 第２の主面上に配置され、第２のエミッタ層とオーミックコンタクトを形成する第２の主電極と
をさらに備える。
バイポーラ接合トランジスタは、ゲート電極から電気的に分離されたベース電極と、第１の主面に配置された第３の主電極と、第２の主面に配置された第４の主電極とを備える。ベース電極は、バイポーラ接合トランジスタのベース端子に相当する。第３の主電極は、バイポーラ接合トランジスタのコレクタ端子およびエミッタ端子の一方に相当し、第４の主電極は、バイポーラ接合トランジスタのコレクタ端子およびエミッタ端子の他方に相当する。第１の主電極は、第３の主電極に電気的に接続され、第２の主電極は、第４の主電極に電気的に接続される。
本明細書の全体を通して、横方向は、第２の主面に平行な方向として理解されるものとする。凹凸のある第２の主面の場合、第２の主面に平行な横方向とは、第２の主面との間の距離の算術平均値が（他のすべての平面と比べて）最小になるような基準平面に平行な方向として理解されるべきであり、算術平均値は、第２の主面上のすべての点の距離値から計算される。本明細書の全体を通して、側方という用語は、このように定義された横方向を指すものとする。例えば、或る要素が別の要素の側方に配置されると記載されている場合、そのような要素は、別の要素の位置から上記定義の横方向にずらされた位置に配置される。
半導体ウエハに一体化されたバイポーラ接合トランジスタは、ベース電極に印加される電圧を制御することによって第３の主電極と第４の主電極との間の電圧を制御および調整することができる。これにより、以下でさらに詳細に説明されるように、通常の保護回路（チョークおよびクランプ）を必要とせずに、最初にバイポーラ接合トランジスタ、次いでサイリスタ構造を、制御された様相でオンにすることが可能になる。第１の主電極を第３の主電極に接続し、第２の主電極を第４の主電極に接続することにより、第３の主電極と第４の主電極との間の電圧の調整が、第１の主電極と第２の主電極との間の電圧に効率的に結び付けられ、したがってバイポーラ接合トランジスタの制御によって第１の主電極と第２の主電極との間の電圧を調整することができる。
例示的な実施形態において、半導体ウエハは、第１の導電型の分離領域を備え、分離領域は、横方向においてバイポーラ接合トランジスタとサイリスタ構造との間に配置され、少なくとも分離領域によってバイポーラ接合トランジスタをサイリスタ構造から隔てる。分離領域は、バイポーラ接合トランジスタをサイリスタ構造から電気的に分離する。これにより、バイポーラ接合トランジスタおよびサイリスタ構造の独立した制御が可能になる。
例示的な実施形態において、半導体ウエハは、サイリスタ構造の側方に配置されかつバイポーラ接合トランジスタの側方に配置された還流ダイオードを備え、還流ダイオードは、第１の主面から第２の主面へと順に、第２の導電型の第１のダイオード層と、第１のダイオード層と第４のｐｎ接合を形成する第１の導電型の第２のダイオード層とを備える。還流ダイオードにより、電力半導体デバイスは逆導通（ＲＣ）電力半導体デバイスである。バイポーラ接合トランジスタは、サイリスタ構造がオンにされるときに還流ダイオードの反転中の損失を低減することを可能にする。
例示的な実施形態において、第２のベース層は、比較的低ドープのサイリスタドリフト層部分と、サイリスタドリフト層部分のドーピング濃度よりも高いドーピング濃度を有するサイリスタバッファ層部分とを備え、サイリスタバッファ層部分は、サイリスタドリフト層部分を第２のエミッタ層から隔てる。サイリスタドリフト層部分およびサイリスタバッファ層部分を含む第２のベース層の非対称設計は、第２のベース層の層厚の低減を可能にすることによって、サイリスタ構造におけるオン状態損失の大幅な低減を可能にする。
例示的な実施形態において、サイリスタ構造は、複数のサイリスタセルを備えるゲート転流サイリスタ（ＧＣＴ）デバイスを備える。この例示的な実施形態において、各々のサイリスタセルは、
・第１のエミッタ層の一部分と、
・第１のエミッタ層の一部分と直接接触し、第１のベース層と第１のエミッタ層との間の第１のｐｎ接合の一部分を形成する第１のベース層の一部分と、
・第１のベース層の一部分と直接接触し、第１のベース層と第２のベース層との間の第２のｐｎ接合の一部分を形成する第２のベース層の一部分と、
・第２のベース層の一部分によって第１のベース層の一部分から離されており、第２のベース層の一部分と直接接触して、第２のベース層と第２のエミッタ層との間の第３のｐｎ接合の一部分を形成する第２のエミッタ層の一部分と
を備えることができる。
この例示的な実施形態において、サイリスタ構造は、
・第１のエミッタ層（１５４）の一部分の側方に配置され、第１のベース層の一部分とオーミックコンタクトを形成するゲート電極の一部分と、
・第１のエミッタ層（１５４）の一部分（１５４ａ、１５４ｂ）とオーミックコンタクトを形成する第１の主電極の一部分と、
・第２のエミッタ層（１５８）の一部分とオーミックコンタクトを形成する第２の主電極（１６３）の一部分と
をさらに備えることができる。
ここで、各々のサイリスタセルの第１のエミッタ層（１５４）の一部分は、各々の他のサイリスタセルの第１のエミッタ層の一部分から横方向に離されてよい。
複数のサイリスタセルを用いて、先行技術においては高速ターンオンに起因して広範な保護回路の使用が必要であった集積ゲート転流サイリスタ（ＩＧＣＴ）を実現することが可能である。この広範な保護回路は、例えばＩＧＢＴと比較してより低い固有の損失という利点を減らす。一体化されたバイポーラ接合トランジスタにより、保護回路の必要性を回避し、低い固有の損失に関するＩＧＣＴの潜在力をより効率的に利用することが可能である。
例示的な実施形態において、バイポーラ接合トランジスタは、第１の主面から第２の主面へと順に、
・第１の導電型の第３のエミッタ層と、
・第４のｐｎ接合を介して第３のエミッタ層に接続された第２の導電型の第３のベース層と、
・第５のｐｎ接合を介して第３のベース層に接続された第１の導電型のトランジスタドリフト層部分と、
・トランジスタドリフト層部分よりも高いドーピング濃度を有しており、トランジスタドリフト層部分に直接接触するか、あるいは第１の導電型のトランジスタバッファ層部分によってトランジスタドリフト層部分に接続されるかのいずれかである第１の導電型のコレクタ層と
を備える。
ここで、トランジスタバッファ層部分は、トランジスタドリフト層部分のドーピング濃度よりも高いドーピング濃度を有する。例示的には、トランジスタバッファ層部分が、第２の主面に向かって高くなるドーピング濃度を有することができる一方で、トランジスタドリフト層部分は、一定のドーピング濃度を有することができる。バッファ層部分のドーピング濃度は、コレクタ層のドーピング濃度より低くてもよい。
この例示的な実施形態において、第３の主電極は、第３のエミッタ層とオーミックコンタクトを形成し、第４の主電極は、コレクタ層とオーミックコンタクトを形成し、ベース電極は、第３のエミッタ層の側方に配置され、第３のベース層とオーミックコンタクトを形成する。
バイポーラ接合トランジスタのこの特定の構成は、既存のプロファイルのみを使用し、デバイスの同じ側、すなわち第１の主面上にゲート電極およびベース電極を有することを可能にする。
この例示的な実施形態において、第１のベース層が第１の主面から延在する第１のベース層の深さは、第３のベース層が第１の主面から延在する第３のベース層の深さと同じであってよい。また、この例示的な実施形態において、第１のベース層は、第１のベース層のドーピング濃度の横方向の勾配がすべての垂直位置においてゼロである第１の横方向位置において、第３のベース層のドーピング濃度の横方向の勾配がすべての垂直位置においてゼロである第２の横方向位置における第３のベース層の垂直方向のドーピング濃度プロファイルと同じ垂直方向のドーピング濃度プロファイルを有することができる。このような同様の深さおよび／またはドーピングプロファイルは、同じ製造ステップで第１のベース層および第３のベース層を形成することを可能にすることにより、電力半導体デバイスの製造を容易にする。
例示的な実施形態においては、バイポーラ接合トランジスタ面積とサイリスタ面積との間の比が、０．１～０．３の間の範囲内、または０．１５～０．２５の間の範囲内であり、サイリスタ面積は、第２の主面に平行な平面への水平投影においてサイリスタ構造の第１のベース層が占める面積として定義され、バイポーラ接合トランジスタ面積は、第２の主面に平行な平面への水平投影において第３のベース層が占める面積として定義される。
バイポーラ接合トランジスタ面積とサイリスタ面積との間のこのような比は、電力半導体デバイスのサイリスタ構造動作中およびバイポーラ接合トランジスタ動作中の両方において、電力半導体デバイスの改善された熱管理および最良の熱特性をもたらす。
例示的な実施形態において、バイポーラ接合トランジスタは、
・第１の主面に隣接して配置された第２の導電型のコレクタ層と、
・第２の主面に隣接して配置された第１の導電型の第３のベース層と、
・第３のベース層の側方において第２の主面に隣接して配置された第２の導電型の第３のエミッタ層と、
・コレクタ層と第３のベース層および第３のエミッタ層の各々との間に配置されたトランジスタドリフト層部分と
を備える。
ここで、コレクタ層は、第４のｐｎ接合を介してトランジスタドリフト層部分に接続され、第３のベース層は、トランジスタドリフト層に直接接触するか、あるいは第１の導電型のトランジスタバッファ層部分を介してトランジスタドリフト層部分に接続されるかのいずれかであり、第３のベース層は、第５のｐｎ接合を介して第３のエミッタ層に接続され、第３の主電極は、コレクタ層とオーミックコンタクトを形成し、第４の主電極は、第３のエミッタ層とオーミックコンタクトを形成し、ベース電極は、第４の主電極の側方に配置され、第３のベース層とオーミックコンタクトを形成する。ここで、トランジスタバッファ層部分は、トランジスタドリフト層部分のドーピング濃度よりも高いドーピング濃度を有する。例示的には、トランジスタバッファ層部分が、第２の主面に向かって高くなるドーピング濃度を有することができる一方で、トランジスタドリフト層部分は、一定のドーピング濃度を有することができる。トランジスタバッファ層部分のドーピング濃度は、コレクタ層のドーピング濃度より低くてもよい。
このような例示的な実施形態において、バイポーラ接合トランジスタは、きわめて広いベースを有し、結果として電流増幅に乏しい。これは、目標が低電流増幅で容易にされる電圧の緩和であるため好都合である。
第１のベース層が第１の主面から延在する第１のベース層の深さは、コレクタ層が第１の主面から延在するコレクタ層の深さと同じであってよい。このような構成においては、第１のベース層およびコレクタ層を同時に製造することができ、電力半導体デバイスの製造が容易になる。
第２のエミッタ層が第２の主面から延在する第２のエミッタ層の深さは、第３のエミッタ層が第２の主面から延在する第３のエミッタ層の深さと同じであってよい。このような構成においては、第２のエミッタ層および第３のエミッタ層を同時に製造することができ、電力半導体デバイスの製造が容易になる。
例示的な実施形態において、電力半導体デバイスは、ゲート電極に電気的に接続され、ゲート電極に印加される電圧および／または電流を制御するように構成された第１の制御ユニットと、ベース電極に印加される電流および／または電圧を制御するように電気的に構成された第２の制御ユニットとを備える。第１の制御ユニットおよび第２の制御ユニットは、最初にサイリスタ構造が順方向遮断状態にある状態でバイポーラ接合トランジスタをオンにし、その後にサイリスタ構造を順方向遮断状態から順方向導通状態へとオンにし、その後にサイリスタ構造を順方向導通状態に維持しつつバイポーラ接合トランジスタをオフにするように構成される。
ゲート電極およびベース電極に印加される電圧および／または電流の個別の制御は、追加の保護回路を必要とせずにサイリスタ構造のターンオンを容易にする。
図面の簡単な説明
本発明の詳細な実施形態が、以下で添付の図面を参照して説明される。
先行技術から知られているターンオフ電力半導体デバイスの一部部分の図１Ｂの線ＡＡ’に沿った断面図である。 図１Ａに示したターンオフ電力半導体デバイスの上面図である。 第１の実施の形態による電力半導体デバイスを縦断面図にて示している。 第１の実施形態による電力半導体デバイスの上面図を示している。 第１の実施形態による電力半導体デバイスの水平断面を示している。 第２の実施の形態による電力半導体デバイスを縦断面図にて示している。 第２の実施形態による電力半導体デバイスの上面図を示している。 第２の実施形態による電力半導体デバイスの水平断面を示している。 第３の実施形態による電力半導体デバイスの上面図を示している。 第４の実施形態による電力半導体デバイスの上面図を示している。 第５の実施の形態による電力半導体デバイスを縦断面図にて示している。 第５の実施形態による電力半導体デバイスの上面図を示している。 第５の実施形態による電力半導体デバイスの水平断面を示している。 第５の実施形態による電力半導体デバイスの別の水平断面を示している。
図中で使用される参照符号およびそれらの意味は、参照符号のリストに要約される。一般に、類似の要素は、本明細書の全体を通して同じ参照符号を有する。説明される実施形態は、例として意図されており、本発明の範囲を限定するものではない。
比較例および実施形態の詳細な説明
以下で、第１の実施形態による電力半導体デバイス１００を、図２Ａ、図２Ｂ、および図２Ｃを参照して説明する。図２Ａが、図２Ｂの線ＩＩ－ＩＩ’および図２Ｃの線ＩＩＩ－ＩＩＩ’に沿った縦断面における電力半導体デバイス１００を示しており、図２Ｂは、電力半導体１００を上面図にて示しており、図２Ｃは、図２Ａの線Ｉ－Ｉ’に沿った電力半導体デバイス１００の水平断面図を示している。
電力半導体デバイス１００は、第１の主面１１１と、第１の主面１１１の反対側の第２の主面１１２とを有する半導体ウエハ１１０を備える。半導体ウエハ１１０に、ｎ型分離領域８０によって互いに横方向に離されたサイリスタ構造５０およびバイポーラ接合トランジスタ（ＢＪＴ）６０が一体化されている。
本明細書の全体を通して、半導体ウエハ１１０の第１の主面１１１および第２の主面１１２を、それぞれ、半導体ウエハ１１０の両面の最も外側の平坦な表面部分を含む平面として理解すべきである。
サイリスタ構造５０は、第１の主面１１１から第２の主面１１２へと順に、ｎ型の第１のエミッタ層１５４、ｐ型の第１のベース層１５５、ｎ型の第２のベース層１５９、およびｐ型の第２のエミッタ層１５８を備える。第１のエミッタ層１５４は、第１のベース層１５５と直接接触して、第１のベース層１５５と第１のエミッタ層１５４との間に第１のｐｎ接合を形成し、第１のベース層１５５は、第２のベース層１５９と直接接触して、第１のベース層１５５と第２のベース層１５９との間に第２のｐｎ接合を形成し、第２のベース層１５９は、第２のエミッタ層１５８と直接接触して、第２のベース層１５９と第２のエミッタ層１５８との間に第３のｐｎ接合を形成する。第２のエミッタ層１５８は、第２のベース層１５９によって第１のベース層１５５から隔てられている。第２のベース層１５９は、第１のベース層１５５から第２のエミッタ層１５８へと順に、サイリスタドリフト層部分１５６ａおよびサイリスタバッファ層部分１５７ａを備える。サイリスタドリフト層部分１５６ａは、第１のベース層１５５と直接接触し、サイリスタバッファ層部分１５７ａは、第２のエミッタ層１５８と直接接触する。ここで、サイリスタバッファ層部分１５７ａは、サイリスタドリフト層部分１５６ａによって第１のベース層１５５から垂直方向に離されている。サイリスタ構造５０は、ゲート電極１６１、第１の主電極１６２、および第２の主電極１６３をさらに備える。ゲート電極１６１は、第１のエミッタ層１５４の側方に配置され、第１のベース層１５５とオーミックコンタクトを形成し、第１の主電極１６２は、第１の主面１１１上に配置され、第１のエミッタ層１５４とオーミックコンタクトを形成し、第２の主電極１６３は、第２の主面１１２上に配置され、第２のエミッタ層１５８とオーミックコンタクトを形成する。
ＢＪＴ６０は、サイリスタ構造５０の側方に配置される。ゲート電極１６１から電気的に分離されたベース電極１７１と、第１の主面１１１上に配置された第３の主電極１７２と、第２の主面１１２上に配置された第４の主電極１７３とを備える。ベース電極１７１は、ＢＪＴ６０のベース端子に相当し、第３の主電極１７２は、ＢＪＴ６０のコレクタ端子およびエミッタ端子の一方に相当し、第４の主電極１７３は、ＢＪＴ６０のコレクタ端子およびエミッタ端子の他方に相当する。ＢＪＴ６０は、第１の主面１１１から第２の主面１１２へと順に、ｎ型の第３のエミッタ層１８４、ｐ型の第３のベース層１８５、ｎ型のトランジスタドリフト層部分１５６ｂ、ｎ型のトランジスタバッファ層部分１５７ｂ、およびｎ型のコレクタ層１８８を備える。第３のベース層１８５は、第３のエミッタ層１８４に接続されて、第４のｐｎ接合を形成し、トランジスタドリフト層部分１５６ｂは、第３のベース層１８５に接続されて、第５のｐｎ接合を形成し、コレクタ層１８８は、トランジスタバッファ層部分１５７ｂによってトランジスタドリフト層部分１５６ｂから垂直方向（第１の主面から第２の主面に向かって延びる方向）に離され、すなわち、コレクタ層１８８は、トランジスタバッファ層部分１５７ｂを介してトランジスタドリフト層１５６ｂに接続されている。
図２Ａに示した第１の実施形態においては、ドリフト層１５６およびバッファ層１５７が、電力半導体デバイス１００内を半導体ウエハ１１０の全体にわたって横方向に延びている。したがって、ドリフト層１５６およびバッファ層１５７は、サイリスタ構造５０、ＢＪＴ６０、および分離領域８０によって共有される。サイリスタドリフト層部分１５６ａは、ドリフト層１５６の第１の部分であり、トランジスタドリフト層部分１５６ｂは、ドリフト層１５６の第２の部分である。同様に、サイリスタバッファ層部分１５７ａは、バッファ層１５７の第１の部分であり、トランジスタバッファ層部分１５７ｂは、バッファ層１５７の第２の部分である。ドリフト層１５６の第３の部分が、分離領域８０の一部を形成し、サイリスタドリフト層部分１５６ａをトランジスタドリフト層部分１５６ｂから横方向に分離する。同様に、バッファ層の第３の部分が、分離領域８０の一部を形成し、サイリスタバッファ層部分１５７ａをトランジスタバッファ層部分１５７ｂから横方向に分離する。
コレクタ層１８８およびバッファ層１５７は、どちらもドリフト層１５６よりもドーピング濃度が高い。ここで、バッファ層１５７が、第２の主面１１２に向かって上昇するドーピング濃度を有することができる一方で、ドリフト層１５６は、典型的には、バッファ層１５７よりも低い一定のドーピング濃度を有する。本明細書の全体を通して、ドーピング濃度という用語は、正味のドーピング濃度を指す。さらに、本明細書の全体を通して、層のドーピング濃度とは、この層のドーピングプロファイルが記載される場合、局所的なドーピング濃度を指す。ドーピングプロファイルが記載されていない場合、層のドーピング濃度とは、別段の指示がない限り、この層の最大ドーピング濃度を指す。
第３の主電極１７２は、第３のエミッタ層１８４とオーミックコンタクトを形成し、第４の主電極１７３は、コレクタ層１８８とオーミックコンタクトを形成し、ベース電極１７１は、第３のエミッタ層１８４の側方に配置され、第３のベース層１８５とオーミックコンタクトを形成する。
サイリスタ構造５０は、複数のサイリスタセル５０ａおよび５０ｂを備えるゲート転流サイリスタ（ＧＣＴ）デバイスを備える。第１の実施形態において、各々のサイリスタセル５０ａ、５０ｂは、第１のエミッタ層１５４の一部分１５４ａ、１５４ｂと、第１のエミッタ層１５４の一部分１５４ａ、１５４ｂと直接接触して、第１のベース層１５５と第１のエミッタ層１５４との間の第１のｐｎ接合の一部分を形成する第１のベース層１５５の一部分と、第１のベース層１５５の一部分と直接接触して、第１のベース層１５５と第２のベース層１５９との間の第２のｐｎ接合の一部分を形成する第２のベース層１５９の一部分と、第２のベース層１５９の一部分によって第１のベース層１５５の一部分から垂直方向に離され、第２のベース層１５９の一部分と直接接触して、第２のベース層１５９と第２のエミッタ層１５８との間の第３のｐｎ接合の一部分を形成する第２のエミッタ層１５８の一部分とを含む。サイリスタ構造５０は、第１のエミッタ層１５４の一部分１５４ａ、１５４ｂの側方に配置され、第１のベース層１５５の一部分とオーミックコンタクトを形成するゲート電極１６１の一部分と、第１のエミッタ層１５４の一部分１５４ａ、１５４ｂとオーミックコンタクトを形成する第１の主電極１６２の一部分１６２ａ、１６２ｂと、第２のエミッタ層１５８の一部分とオーミックコンタクトを形成する第２の主電極１６３の一部分とをさらに含む。各々のサイリスタセル５０ａ、５０ｂの第１のエミッタ層１５４の一部分１５４ａ、１５４ｂは、他の各々のサイリスタセル５０ａ、５０ｂの第１のエミッタ層１５４の一部分１５４ａ、１５４ｂから横方向に離されている。図２Ｂの上面図から最もよく分かるように、第１のエミッタ層１５４の一部分１５４ａ、１５４ｂは、短冊状であり、円形の半導体ウエハ１１０の横方向における中心Ｃの周りに２つのリングにて配置されている。第１のエミッタ層１５４の各々の短冊状部分１５４ａ、１５４ｂの長手方向の主軸は、半導体ウエハ１１０の横方向における中心Ｃから周縁領域１３０に向かって延びる半径方向に揃えられている。ここで、第１のエミッタ層１５４の各々の短冊状部分１５４ａ、１５４ｂの長手方向の主軸は、短冊状部分１５４ａ、１５４ｂが最大の幅を有する方向に延びる軸と定義される。図２Ｂに示される上面図において、第１のエミッタ層１５４の各々の短冊状部分１５４ａ、１５４ｂ、および短冊状部分１５４ａ、１５４ｂの上部の対応する短冊状部分１６２ａ、１６２ｂは、連続的なメタライゼーション層として実現されたゲート電極１６１によって横方向において取り囲まれている。サイリスタ構造５０の側方外縁において、ゲート電極１６１は、図２Ａに概略的に示されるように、ゲート電極１６１を後述される第１の制御ユニットＧＵ１に接続するためのリング状の第１の共通ゲートコンタクト領域１６５を備える。
サイリスタ構造５０と同様に、ＢＪＴ６０も、複数のＢＪＴセル６０ａを備えるセル構造を有し、複数のＢＪＴセル６０ａのすべてが同じ基本構造を有する。図２Ａが、複数のＢＪＴセル６０ａのうちの１つを断面にて示している。図２Ｂにおいて、このＢＪＴセル６０ａが破線によって示されている。図２Ａおよび図２Ｂに示されるように、各々のＢＪＴセル６０ａは、ベース電極１７１の一部分と、第３の主電極１７２の短冊状の一部分１７２ａと、第４の主電極１７３の一部分とを含む。ベース電極１７１の一部分は、ＢＪＴセル６０ａのベース端子に相当し、第３の主電極１７２の一部分１７２ａは、ＢＪＴセル６０ａのコレクタ端子およびエミッタ端子の一方に相当し、第４の主電極１７３の一部分は、ＢＪＴセル６０ａのコレクタ端子およびエミッタ端子の他方に相当する。ＢＪＴセル６０ａは、第１の主面１１１から第２の主面１１２へと順に、第３のエミッタ層１８４の短冊状の一部分１８４ａ、第３のベース層１８５の一部分、トランジスタドリフト層部分１５６ｂの一部分、トランジスタバッファ層部分１５７ｂの一部分、およびコレクタ層１８８の一部分をさらに含む。第３のベース層１８５の一部分は、第３のエミッタ層１８４の一部分に接続されて、第４のｐｎ接合の一部分を形成し、トランジスタドリフト層部分１５６ｂの一部分は、第３のベース層１８５の一部分に接続されて、第５のｐｎ接合の一部分を形成し、コレクタ層１８８の一部分は、トランジスタバッファ層部分１５７ｂの一部分によってトランジスタドリフト層部分１５６ｂの一部分から垂直方向（第１の主面から第２の主面に向かって延びる方向）に離され、すなわち、コレクタ層１８８の一部分は、トランジスタバッファ層部分１５７ｂの一部分を介してトランジスタドリフト層部分１５６ｂの一部分に接続されている。横方向における中央部分において、ベース電極１６２は、図２Ａに概略的に示されるように、ベース電極１７１を後述される第２の制御ユニットＧＵ１に接続するための円形の第２の共通ゲートコンタクト領域１７５を備える。
第１のベース層１５５の深さｄ１（第１のベース層１５５は、第１の主面１１１からこの深さｄ１まで延びている）（すなわち、第１のベース層１５５の深さｄ１を、第１の主面１１１と第１のベース層１５５内の一地点との間の最大距離と理解すべきである）は、第３のベース層１８５の深さｄ２（第３のベース層１８５は、第１の主面１１１からこの深さｄ２まで延びている）（すなわち、第３のベース層１８５の深さｄ２を、第１の主面１１１と第３のベース層１８５内の一地点との間の最大距離と理解すべきである）と同じである。
また、第１のベース層１５５は、第１のベース層１５５のドーピング濃度の横方向の勾配がすべての垂直位置についてゼロである第１の横方向位置において、第３のベース層１８５のドーピング濃度の横方向の勾配がすべての垂直位置についてゼロである第２の横方向位置における第３のベース層１８５の垂直方向のドーピング濃度プロファイルと同じ垂直方向のドーピング濃度プロファイルを有する。
ＢＪＴ面積とサイリスタ面積との間の比は、０．１～０．３の間の範囲、または０．１５～０．２５の間の範囲であってよく、ここで、サイリスタ面積は、第２の主面１１２に平行な平面上への水平投影においてサイリスタ構造５０の第１のベース層１５５が占める面積と定義され、ＢＪＴ面積は、第２の主面１１２に平行な平面上への水平投影において第３のベース層１８５が占める面積と定義される。
図２Ａに模式的に示されるように、第１の主電極１６２は、第３の主電極１７２に電気的に接続され、第２の主電極１６３は、第４の主電極１７３に電気的に接続される。具体的には、第１の主電極１６２および第２の主電極１６３は、いずれも電力半導体デバイス１００のカソード端子Ｋに電気的に接続され、第２の主電極１６３および第４の主電極１７３は、いずれも電力半導体デバイス１００のアノード端子Ａに電気的に接続される。
ゲート電極１６１に電気的に接続された第１の制御ユニットＧＵ１が、ゲート電極１６１に印加される電圧および／または電流を制御するように構成される一方で、ベース電極１７１に電気的に接続された第２の制御ユニットＧＵ２は、ベース電極１７１に印加される電流および／または電圧を制御するように電気的に構成される。
第１の制御ユニットＧＵ１および第２の制御ユニットＧＵ２は、サイリスタ構造５０が順方向遮断状態にある状態でＢＪＴ６０を最初にオンにし、その後に、サイリスタ構造５０を順方向遮断状態から順方向導通状態へとオンにし、その後に、サイリスタ構造５０を順方向導通状態に維持しつつバイポーラ接合トランジスタ６０をオフにするように構成される。サイリスタ構造５０およびＢＪＴ６０のこのような制御により、サイリスタ構造５０のターンオンを、追加の保護回路を使用することなく安全なやり方で実行することができる。
以下で、第２の実施形態による電力半導体デバイス２００を、図３Ａ～図３Ｃを参照して説明する。図３Ａが、図３Ｂの線ＩＩ－ＩＩ’および図２Ｃの線ＩＩＩ－ＩＩＩ’に沿った縦断面における電力半導体デバイス１００を示しており、図３Ｂは、電力半導体１００を上面図にて示しており、図２Ｃは、図３Ａの線Ｉ－Ｉ’に沿った電力半導体デバイス１００の水平断面図を示している。第１の実施形態による電力半導体デバイス１００と第２の実施形態による電力半導体デバイス２００との間の多数の類似点ゆえに、電力半導体デバイス２００の説明は、相違点に焦点を合わせ、残りのすべての特徴に関しては第１の実施形態の上記の説明が参照される。とくには、図２Ａ～図２Ｃおよび図３Ａ～図３Ｃにおいて同じ参照符号を有している要素は、別段の指示がない限り、同じ特徴を有するものとする。
第２の実施形態による電力半導体デバイス２００は、第１の主面２１１および第２の主面２１２を有する半導体ウエハ２１０内に、サイリスタ構造５０およびＢＪＴ６０に加えて、半導体ウエハ２１０内に一体化された還流ダイオード構造９０を備える点で、第１の実施形態による電力半導体デバイス１００から相違する。還流ダイオード構造９０は、第１の主面２１１から第２の主面へと順に、ｐ型の第１のダイオード層１９１、ｎ型のダイオードドリフト層部分１５６ｃ、ｎ型のダイオードバッファ層部分１５７ｃ、およびｎ型のダイオードカソード層１９２ａを備える。ｎ型のダイオード用ドリフト層部分１５６ｃ、ｎ型のダイオードバッファ層部分１５７ｃ、およびｎ型のダイオードカソード層１９２ａは、ｎ型の第２のダイオード層を形成する。ｎ型のドリフト層部分１５６ｃと第１のダイオード層１９１との間、すなわち第１のダイオード層１９１と第２のダイオード層１９２との間に、ｐｎ接合が形成されている。上面図において、還流ダイオード構造９０は、リング状であり、横方向においてサイリスタ構造５０とＢＪＴ６０との間に配置される。
第１の実施形態においては、分離領域８０がサイリスタ構造５０とＢＪＴ６０との間に配置されているが、第２の実施形態においては、第１の分離領域８０ａが、横方向において還流ダイオード構造９０とサイリスタ構造５０との間に介装され、第２の分離領域８０ｂが、横方向において還流ダイオード構造９０とＢＪＴ６０との間に介装される。第１の分離領域８０ａおよび第２の分離領域８０ｂの両者は、サイリスタ構造５０をＢＪＴ６０から隔てる。第１の分離領域８０ａおよび第２の分離領域８０ｂの各々は、第１の実施形態における分離領域８０と同様の構造を有してよい。第１の分離領域８０ａおよび第２の分離領域８０ｂの各々は、特許請求の範囲において定められるとおりの分離領域である。
第２の実施形態において、ドリフト層１５６およびバッファ層１５７は、第１の実施形態と同様に、半導体ウエハ２１０の全体にわたって横方向に延びている。やはり第１の実施形態と同様に、サイリスタドリフト層部分１５６ａは、ドリフト層１５６の第１の部分であり、トランジスタドリフト層部分１５６ｂは、ドリフト層１５６の第２の部分である。さらに、ダイオードドリフト層部分１５６ｃは、ドリフト層１５６の第３の部分であり、第１の分離領域８０ａおよび第２の分離領域８０ｂは、それぞれドリフト層１５６の第４の部分および第５の部分を含む。第１の実施形態と同様に、サイリスタバッファ層部分１５７ａは、バッファ層１５７の第１の部分であり、トランジスタバッファ層部分１５７ｂは、バッファ層１５７の第２の部分である。さらに、ダイオードバッファ層部分１５７ｃは、バッファ層１５７の第３の部分であり、第１の分離領域８０ａおよび第２の分離領域８０ｂは、それぞれバッファ層１５７の第４の部分および第５の部分を含む。
以下で、第３の実施形態による電力半導体デバイス２００’を、電力半導体デバイス２００’の上面図を示している図４を参照して説明する。第２の実施形態による電力半導体デバイス２００と第３の実施形態による電力半導体デバイス２００’との間の多数の類似点ゆえに、電力半導体デバイス２００’の説明は、相違点に焦点を合わせ、残りのすべての特徴に関しては第２の実施形態の上記の説明が参照される。とくには、図３Ａ～図３Ｃおよび図４において同じ参照番号を備える参照符号を有している要素は、別段の指示がない限り、同じ特徴および特性を有するものとする。電力半導体デバイス２００’は、半導体ウエハ２１０’内のサイリスタ構造５０’およびＢＪＴ６０’に対する還流ダイオード構造９０’の配置が異なることだけが、電力半導体デバイス２００から相違する。断面において、サイリスタ構造５０’、ＢＪＴ６０’、および還流ダイオード構造９０’は、それぞれ上述の第２の実施形態におけるサイリスタ構造５０、ＢＪＴ６０、および還流ダイオード構造９０と同じように見える。第２の実施形態において、還流ダイオード構造９０は、横方向において外側のサイリスタ構造５０’と中央のＢＪＴ６０’との間に配置されるが、電力半導体デバイス２００’内の還流ダイオード９０’は、半導体ウエハ２１０’の横方向における中央領域に配置され、ＢＪＴ６０’は、横方向において、半導体ウエハ２１０’の周縁領域１３０’に隣接するサイリスタ構造５０’と中央の還流ダイオード構造９０’との間に配置される。また、第２の実施形態においては、第２の共通ゲートコンタクト領域１６５が横方向においてＢＪＴ６０の中央領域に配置されているが、第３の実施形態において、第２の共通ゲートコンタクト領域１６５’は、横方向においてＢＪＴ６０’の外側周縁に配置される。第１の分離領域８０ａ’が、中央の還流ダイオード構造９０’とＢＪＴ６０’との間に介装され、第２の分離領域８０ｂ’が、ＢＪＴ６０と外側のサイリスタ構造５０’との間に介装される。第１の分離領域８０ａ’および第２の分離領域８０ｂ’は、断面においては、第２の実施形態における第１の分離領域８０ａおよび第２の分離領域８０ｂと同じ構造を有するが、異なるエンティティの間に介装される。第２の分離領域８０ｂ’は、特許請求の範囲において定められるとおりの分離領域である。
以下で、第４の実施形態による電力半導体デバイス２００’’を、電力半導体デバイス２００’’の上面図を示している図５を参照して説明する。第２の実施形態による電力半導体デバイス２００と第４の実施形態による電力半導体デバイス２００’’との間の多数の類似点ゆえに、電力半導体デバイス２００’’の説明は、相違点に焦点を合わせ、残りのすべての特徴に関しては第２の実施形態の上記の説明が参照される。とくには、図３Ａ～図３Ｃおよび図５において同じ参照番号を備える参照符号を有している要素は、別段の指示がない限り、同じ特徴および特性を有するものとする。電力半導体デバイス２００’’は、半導体ウエハ２１０’’内のサイリスタ構造５０’’およびＢＪＴ６０’’に対する還流ダイオード構造９０’’の配置が異なることだけが、電力半導体デバイス２００から相違する。断面において、サイリスタ構造５０’’、ＢＪＴ６０’’、および還流ダイオード構造９０’’は、それぞれ上述の第２の実施形態におけるサイリスタ構造５０、ＢＪＴ６０、および還流ダイオード構造９０と実質的に同じように見える。第２の実施形態において、還流ダイオード構造９０は、横方向において外側のサイリスタ構造５０と中央のＢＪＴ６０との間に配置されるが、電力半導体デバイス２００’における還流ダイオード９０’は、ＢＪＴ６０’’およびサイリスタ構造５０’’の両方を取り囲むように、半導体ウエハ２１０’’の周縁領域１３０’’に隣接して配置される。ＢＪＴ６０’’は、横方向において、外側の還流ダイオード構造９０’’と半導体ウエハ２１０’’の横方向における中央領域のサイリスタ構造５０’’との間に配置される。第１の分離領域８０ａ’’が、横方向において、中央のＢＪＴ６０’’とサイリスタ構造５０’’との間に介装され、第２の分離領域８０ｂ’’が、横方向において、サイリスタ構造５０’’と還流ダイオード構造９０’’との間に介装される。第１の分離領域８０ａ’’および第２の分離領域８０ｂ’’は、断面においては、第２の実施形態における第１の分離領域８０ａおよび第２の分離領域８０ｂと同じ構造を有するが、異なるエンティティの間に介装される。第１の分離領域８０ａ’’は、特許請求の範囲において定められるとおりの分離領域である。
以下で、第５の実施形態による電力半導体デバイス３００を、図６Ａ～図６Ｄを参照して説明する。図６Ａは、電力半導体デバイス３００を、電力半導体３００を上面図にて示している図６Ｂの線ＩＩ－ＩＩ’に沿った縦断面にて示している。さらに、図６Ａに示されている断面は、図６Ａの線Ｉ－Ｉ’に沿った電力半導体デバイス１００の水平断面を示している図６Ｃの線ＩＩＩ－ＩＩＩ’に沿った断面であり、図６Ａの線Ｖ－Ｖ’に沿った電力半導体デバイス３００の水平断面を示している図６Ｄの線ＩＶ－ＩＶ’に沿った断面である。第１の実施形態による電力半導体デバイス１００と第５の実施形態による電力半導体デバイス３００との間の多数の類似点ゆえに、電力半導体デバイス３００の説明は、相違点に焦点を合わせ、残りのすべての特徴に関しては第１の実施形態の上記の説明が参照される。とくには、図２Ａ～図２Ｃおよび図６Ａ～図６Ｄにおいて同じ参照符号を有している要素は、別段の指示がない限り、同じ特徴および特性を有するものとする。
電力半導体デバイス３００は、第１の主面３１１と、第２の主面３１２とを有する半導体ウエハ３１０を備える。サイリスタ構造５０と、ＢＪＴ３６０と、横方向においてサイリスタ構造５０とＢＪＴ３６０との間に介装された分離領域８０とを備える。電力半導体デバイス３００は、ＢＪＴ３６０が第１の実施形態におけるＢＪＴ６０とは異なる構造を有する点で、電力半導体デバイス１００から相違する。ＢＪＴ６０と同様に、ＢＪＴ３６０は、ゲート電極１７１から電気的に分離されたベース電極３７１と、第１の主面３１１上に配置された第３の主電極３７２と、第２の主面３１２上に配置された第４の主電極３７３とを備える。ベース電極３７１は、バイポーラ接合トランジスタ３６０のベース端子に相当し、第３の主電極３７２は、バイポーラ接合トランジスタ３６０のコレクタ端子に相当し、第４の主電極３７３は、バイポーラ接合トランジスタ３６０のエミッタ端子に相当する。ＢＪＴ３６０は、半導体ウエハ３１０内に、第１の主面３１１に隣接して配置されたｐ型のコレクタ層３８８と、第２の主面３１２に隣接して配置されたｎ型の第３のベース層３８５と、第３のベース層３８５の側方において第２の主面３１２に隣接して配置されたｐ型の第３のエミッタ層３８４と、ｎ型のトランジスタドリフト層部分１５６ｂと、ｎ型のトランジスタバッファ層部分１５７ｂとを備える。トランジスタドリフト層部分１５６ｂおよびトランジスタバッファ層部分１５７ｂはどちらも、コレクタ層３８８と第３のベース層３８４および第３のエミッタ層３８５の各々との間に配置され、コレクタ層３８８は、第４のｐｎ接合を介してドリフト層１５６に接続され、第３のベース層３８５は、バッファ層１５７を介してドリフト層１５６に接続され、第３のベース層３８５は、第５のｐｎ接合を介して第３のエミッタ層に接続される。第３の主電極３７２は、コレクタ層３８８とオーミックコンタクトを形成し、第４の主電極３７１は、第３のエミッタ層３８４とオーミックコンタクトを形成し、ベース電極３７１は、第４の主電極３７３の側方に配置され、第３のベース層３８５とオーミックコンタクトを形成する。
コレクタ層１８８は、第１の主面３１１から第２の主面３１２に向かって順に、第１のコレクタ層部分８８ａおよび第２のコレクタ層部分８８ｂを備え、第２のコレクタ層部分８８ｂは、垂直方向に沿って、垂直方向に沿った第１のベース層１５５のドーピングプロファイルと同様のドーピングプロファイルを有する。第１のベース層１５５の深さｄ１（この深さまで、第１のベース層１５５は第１の主面３１１から延びている）は、コレクタ層３８８の深さｄ３（この深さまで、コレクタ層３８８の第２のコレクタ層部分８８ｂは第１の主面３１１から延びている）と同じであってよい。第２のエミッタ層１５８の深さｄ４（この深さまで、第２のエミッタ層１５８は第２の主面３１２から延びている）は、第３のエミッタ層３８４の深さｄ５（この深さまで、第３のエミッタ層３８４は第２の主面３１２から延びている）と同じである。
添付の特許請求の範囲によって定められる本発明の概念から逸脱することなく、上述の実施形態の変更が可能であることは、当業者にとって明らかであろう。
サイリスタ構造５０、５０’、５０’’、ＢＪＴ６０、６０’、６０’’、３６０、および還流ダイオード９０、９０’、９０’’のさまざまな横方向における配置を説明した。しかしながら、他の横方向における配置も可能である。また、本発明は、サイリスタ構造５０、５０’、５０’’およびＢＪＴ６０、６０’、６０’’、３６０の特定のセル構造に限定されない。さらに、還流ダイオード９０、９０’、９０’’を、単一の連続した第１のダイオード層２９１および単一の連続した第２のダイオード層２９２を用いて説明したが、還流ダイオードは、任意の他のセグメント化によるセル構造を有してもよい。
本発明の電力半導体デバイスの半導体ウエハは、シリコン（Ｓｉ）または任意の他の適切な半導体材料で製作することが可能である。
上述の実施形態において、第１の制御ユニット（ＧＵ１）および第２の制御ユニット（ＧＵ２）は、両方の制御ユニットＧＵ１およびＧＵ２の機能を有する単一の制御ユニットに実装されてもよい。
上述の実施形態は、特定の導電型で説明されている。上述の実施形態における半導体層の導電型は、ｐ型の層として説明されたすべての層がｎ型の層であり、ｎ型の層として説明されたすべての層がｐ型の層であるように、入れ換えることも可能である。
「・・・を含む／・・・を備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語が、他の要素またはステップを排除せず、不定冠詞「ａ」または「ａｎ」が、複数であることを排除しないことに、注意すべきである。また、異なる実施形態に関連して説明された要素を、組み合わせることも可能である。
参照符号のリスト
１ 逆導通ＩＧＣＴ（ＲＣ－ＩＧＣＴ）
２ サイリスタセル
３ 一体化された還流ダイオード
１０ ウエハ
１１ 第１の主面
１２ 第２の主面
２０ ゲート電極
２１ 第１のカソード電極
２２ カソード半導体層部分
２３ ベース半導体層
２４ ドリフト半導体層
２５ バッファ半導体層
２６ 第１のアノード半導体層
２７ 第１のアノード電極
３１ 第２のアノード電極
３２ 第２のアノード半導体層
３３ 第２のカソード半導体層
３４ 第２のカソード電極
５０ サイリスタ構造
５０ａ，５０ｂ サイリスタセル
６０，３６０ バイポーラ接合トランジスタ（ＢＪＴ）
６０ａ バイポーラ接合トランジスタ（ＢＪＴ）セル
８０ 分離領域
８０ａ，８０ａ’，８０ａ’’ 第１の分離領域
８０ｂ，８０ｂ’，８０ｂ’’ 第２の分離領域
８８ａ 第１のコレクタ層部分
８８ｂ 第２のコレクタ層部分
９０，９０’；９０’’ 還流ダイオード
１００，２００，２００’，２００’’，３００ 電力半導体デバイス
１１０，２１０，２１０’；２１０’’；３１０ 半導体ウエハ
１１１，２１１，３１１ 第１の主面
１１２，２１２，３１２ 第２の主面
１３０，１３０’，１３０’’ 縁領域
１５４ 第１のエミッタ層
１５４ａ，１５４ｂ 第１のエミッタ層の一部分
１５５ 第１のベース層
１５６ ドリフト層
１５６ａ サイリスタドリフト層部分
１５６ｂ トランジスタドリフト層部分
１５６ｃ ダイオードドリフト層部分
１５７ バッファ層
１５７ａ サイリスタバッファ層部分
１５７ｂ トランジスタバッファ層部分
１５７ｃ ダイオードバッファ層部分
１５８ 第２のエミッタ層
１５９ 第２のベース層
１６１，１６１’，１６１’’ ゲート電極
１６２，１６２’，１６２’’ 第１の主電極
１６２ａ，１６２ｂ 第１の主電極の一部分
１６３ 第２の主電極
１６５，１６５’，１６５’’ 第１の共通ゲートコンタクト領域
１７１，１７１’，１７１’’，３７１ ベース電極
１７２，１７２’，１７２’’，３７２ 第３の主電極
１７２ａ 第３の主電極の短冊状部分
１７３，３７３ 第４の主電極
１７５，１７５’，１７５’’ 第２の共通ゲートコンタクト領域
１８４，３８４ 第３のエミッタ層
１８５，３８５ 第３のベース層
１８８，３８８ コレクタ層
１９１ 第１のダイオード層
１９２ 第２のダイオード層
１９２ａ ダイオードカソード層
１９３ ダイオードアノード電極
１９４ ダイオードカソード電極
ｄ１，ｄ２，ｄ３，ｄ４，ｄ５ 深さ

Claims (12)

  1. 第１の主面（１１１；２１１；３１１）と、前記第１の主面（１１１；２１１；３１１）の反対側の第２の主面（１１２；２１２；３１２）とを有する半導体ウエハ（１１０；２１０；２１０’；２１０’’；３１０）、および
    前記第１の主面（１１１；２１１；３１１）から前記第２の主面（１１２；２１２；３１２）へと順に、
    ・第１の導電型の第１のエミッタ層（１５４）と、
    ・前記第１のエミッタ層（１５４）と直接接触して前記第１のエミッタ層（１５４）との間に第１のｐｎ接合を形成する前記第１の導電型とは異なる第２の導電型の第１のベース層（１５５）と、
    ・前記第１のベース層（１５５）と直接接触して前記第１のベース層（１５５）との間に第２のｐｎ接合を形成する前記第１の導電型の第２のベース層（１５９）と、
    ・前記第２のベース層（１５９）によって前記第１のベース層（１５５）から離されており、前記第２のベース層（１５９）と直接接触して前記第２のベース層（１５９）との間に第３のｐｎ接合を形成する前記第２の導電型の第２のエミッタ層（１５８）と
    を備え、
    ・前記第１のエミッタ層（１５４）の側方に配置され、前記第１のベース層（１５５）とオーミックコンタクトを形成するゲート電極（１６１）と、
    ・前記第１の主面（１１１；２１１；３１１）上に配置され、前記第１のエミッタ層（１５４）とオーミックコンタクトを形成する第１の主電極（１６２）と、
    ・前記第２の主面（１１２；２１２；３１２）上に配置され、前記第２のエミッタ層（１５８）とオーミックコンタクトを形成する第２の主電極（１６３）と
    をさらに備えるサイリスタ構造（５０；５０’；５０’’）
    を備えており、
    前記サイリスタ構造（５０；５０’；５０’’）の側方に配置されたバイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）
    をさらに備え、
    前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）は、前記ゲート電極（１６１）から電気的に離されたベース電極（１７１；１７１’；１７１’’；３７１）と、前記第１の主面（１１１；２１１；３１１）上に配置された第３の主電極（１７２；１７２’；１７２’’；３７２）と、前記第２の主面（１１２；２１２；３１２）上に配置された第４の主電極（１７３；３７３）とを備え、
    前記ベース電極（１７１；１７１’；１７１’’；３７１）は、前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）のベース端子に相当し、
    前記第３の主電極（１７２；１７２’；１７２’’；３７２）は、前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）のコレクタ端子およびエミッタ端子の一方に相当し、前記第４の主電極（１７３；３７３）は、前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）の前記コレクタ端子および前記エミッタ端子の他方に相当する、電力半導体デバイスであって、
    前記第１の主電極（１６２；１６２’；１６２’’）は、前記第３の主電極（１７２；１７２’；１７２’’；３７２）に電気的に接続され、前記第２の主電極（１６３）は、前記第４の主電極（１７３；３７３）に電気的に接続され、
    前記サイリスタ構造（５０；５０’；５０’’）は、複数のサイリスタセル（５０ａ、５０ｂ）を備えるゲート転流サイリスタ（ＧＣＴ）素子を備え、
    各々のサイリスタセル（５０ａ、５０ｂ）が、
    ・前記第１のエミッタ層（１５４）の一部分（１５４ａ、１５４ｂ）と、
    ・前記第１のエミッタ層（１５４）の前記一部分（１５４ａ、１５４ｂ）と直接接触し、前記第１のベース層（１５５）と前記第１のエミッタ層（１５４）との間の前記第１のｐｎ接合の一部分を形成する前記第１のベース層（１５５）の一部分と、
    ・前記第１のベース層（１５５）の前記一部分と直接接触し、前記第１のベース層（１５５）と前記第２のベース層（１５９）との間の前記第２のｐｎ接合の一部分を形成する前記第２のベース層（１５９）の一部分と、
    ・前記第２のベース層（１５９）によって前記第１のベース層（１５５）の前記一部分から離されており、前記第２のベース層（１５９）の前記一部分と直接接触して、前記第２のベース層（１５９）と前記第２のエミッタ層（１５８）との間の前記第３のｐｎ接合の一部分を形成する前記第２のエミッタ層（１５８）の一部分と
    を備え、
    前記サイリスタ構造（５０；５０’；５０’’）は、
    ・前記第１のエミッタ層（１５４）の前記一部分（１５４ａ、１５４ｂ）の側方に配置され、前記第１のベース層（１５５）の前記一部分とオーミックコンタクトを形成する前記ゲート電極（１６１）の一部分と、
    ・前記第１のエミッタ層（１５４）の前記一部分（１５４ａ、１５４ｂ）とオーミックコンタクトを形成する前記第１の主電極（１６２）の一部分（１６２ａ、１６２ｂ）と、
    ・前記第２のエミッタ層（１５８）の前記一部分とオーミックコンタクトを形成する前記第２の主電極（１６３）の一部分と
    をさらに備え、
    各々のサイリスタセル（５０ａ、５０ｂ）の前記第１のエミッタ層（１５４）の前記一部分（１５４ａ、１５４ｂ）は、各々の他のサイリスタセル（５０ａ、５０ｂ）の前記第１のエミッタ層（１５４）の前記一部分（１５４ａ、１５４ｂ）から横方向に離されている、ことを特徴とする電力半導体デバイス。
  2. 前記半導体ウエハ（１１０；２１０；２１０’；２１０’’；３１０）は、前記第１の導電型の分離領域（８０；８０ａ、８０ｂ；８０ｂ’；８０ａ’’）を備え、前記分離領域（８０；８０ａ、８０ｂ；８０ｂ’；８０ａ’’）は、横方向において前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）と前記サイリスタ構造（５０；５０’；５０’’）との間に配置され、少なくとも前記分離領域（８０；８０ａ、８０ｂ）によって前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）を前記サイリスタ構造（５０；５０’；５０’’）から隔てる、請求項１に記載の電力半導体デバイス。
  3. 前記半導体ウエハ（２１０；２１０’；２１０’）は、前記サイリスタ構造（５０；５０’；５０’’）の側方に配置されかつ前記バイポーラ接合トランジスタ（６０；６０’；６０’’）の側方に配置された還流ダイオード（９０；９０’；９０’’）を備え、前記還流ダイオード（９０；９０’；９０’’）は、前記第１の主面（２１１）から前記第２の主面（２１２）へと順に、前記第２の導電型の第１のダイオード層（１９１）と、前記第１のダイオード層（１９１）と第４のｐｎ接合を形成する前記第１の導電型の第２のダイオード層（１９２）とを備える、請求項１または２に記載の電力半導体デバイス。
  4. 前記第２のベース層（１５９）は、比較的低ドーピングのサイリスタドリフト層部分（１５６ａ）と、前記サイリスタドリフト層部分（１５６ａ）のドーピング濃度よりも高いドーピング濃度を有するサイリスタバッファ層部分（１５７ａ）とを備え、前記サイリスタバッファ層部分（１５７ａ）は、前記サイリスタドリフト層部分（１５６ａ）を前記第２のエミッタ層（１５８）から隔てる、請求項１～３のいずれか１項に記載の電力半導体デバイス。
  5. 前記バイポーラ接合トランジスタ（６０；６０’；６０’’）は、前記第１の主面（１１１；２１１）から前記第２の主面（１１２；２１２）へと順に、
    ・前記第１の導電型の第３のエミッタ層（１８４）と、
    ・第４のｐｎ接合を介して前記第３のエミッタ層（１８４）に接続された前記第２の導電型の第３のベース層（１８５）と、
    ・第５のｐｎ接合を介して前記第３のベース層（１８５）に接続された前記第１の導電型のトランジスタドリフト層部分（１５６ｂ）と、
    ・前記トランジスタドリフト層部分（１５６ｂ）よりも高いドーピング濃度を有しており、前記トランジスタドリフト層部分（１５６ｂ）に直接接触するか、あるいは前記トランジスタドリフト層部分（１５６ｂ）のドーピング濃度よりも高いドーピング濃度を有する前記第１の導電型のトランジスタバッファ層部分（１５７ｂ）によって前記トランジスタドリフト層部分（１５６ｂ）に接続されるかのいずれかである前記第１の導電型のコレクタ層（１８８）と
    を備え、
    前記第３の主電極（１７２；１７２’；１７２’’）は、前記第３のエミッタ層（１８４）とオーミックコンタクトを形成し、
    前記第４の主電極（１７３）は、前記コレクタ層（１８８）とオーミックコンタクトを形成し、
    前記ベース電極（１７１；１７１’；１７１’’）は、前記第３のエミッタ層（１８４）の側方に配置され、前記第３のベース層（１８５）とオーミックコンタクトを形成する、請求項１～４のいずれか１項に記載の電力半導体デバイス。
  6. 前記第１のベース層（１５５）が前記第１の主面（１１１；２１１）から延在する前記第１のベース層（１５５）の深さ（ｄ１）が、前記第３のベース層（１８５）が前記第１の主面（１１１；２１１）から延在する前記第３のベース層（１８５）の深さ（ｄ２）と同じである、請求項５に記載の電力半導体デバイス。
  7. 前記第１のベース層（１５５）は、前記第１のベース層（１５５）のドーピング濃度の横方向の勾配がすべての垂直位置においてゼロである第１の横方向位置において、前記第３のベース層（１８５）のドーピング濃度の横方向の勾配がすべての垂直位置においてゼロである第２の横方向位置における前記第３のベース層（１８５）の垂直方向のドーピング濃度プロファイルと同じ垂直方向のドーピング濃度プロファイルを有する、請求項６に記載の電力半導体デバイス。
  8. バイポーラ接合トランジスタ面積とサイリスタ面積との間の比が、０．１～０．３の間の範囲内、または０．１５～０．２５の間の範囲内であり、前記サイリスタ面積は、前記第２の主面（１１２；２１２）に平行な平面への水平投影において前記サイリスタ構造（５０；５０’；５０’’）の前記第１のベース層（１５５）が占める面積として定義され、前記バイポーラ接合トランジスタ面積は、前記第２の主面（１１２；２１２）に平行な前記平面への前記水平投影において前記第３のベース層（１８５）が占める面積として定義される、請求項５～７のいずれか１項に記載の電力半導体デバイス。
  9. 前記バイポーラ接合トランジスタ（３６０）は、
    ・前記第１の主面（３１１）に隣接して配置された前記第２の導電型のコレクタ層（３８８）と、
    ・前記第２の主面（３１２）に隣接して配置された前記第１の導電型の第３のベース層（３８５）と、
    ・前記第３のベース層（３８５）の側方において前記第２の主面（３１２）に隣接して配置された前記第２の導電型の第３のエミッタ層（３８４）と、
    ・前記コレクタ層（３８８）と前記第３のベース層（３８４）および前記第３のエミッタ層（３８５）の各々との間に配置されたトランジスタドリフト層部分（１５６ｂ）と
    を備え、
    前記コレクタ層（３８８）は、第４のｐｎ接合を介して前記トランジスタドリフト層部分（１５６ｂ）に接続され、
    前記第３のベース層（３８５）は、前記トランジスタドリフト層部分（１５６ｂ）に直接接触するか、あるいは前記トランジスタドリフト層部分（１５６ｂ）のドーピング濃度よりも高いドーピング濃度を有する前記第１の導電型のトランジスタバッファ層部分（１５７ｂ）を介して前記トランジスタドリフト層部分（１５６ｂ）に接続されるかのいずれかであり、
    前記第３のベース層（３８５）は、第５のｐｎ接合を介して前記第３のエミッタ層（３８４）に接続され、
    前記第３の主電極（３７２）は、前記コレクタ層（３８８）とオーミックコンタクトを形成し、
    前記第４の主電極（３７１）は、前記第３のエミッタ層（３８４）とオーミックコンタクトを形成し、
    前記ベース電極（３７１）は、前記第４の主電極（３７３）の側方に配置され、前記第３のベース層（３８５）とオーミックコンタクトを形成する、請求項１～４のいずれか１項に記載の電力半導体デバイス。
  10. 前記第１のベース層（１５５）が前記第１の主面（３１１）から延在する前記第１のベース層（１５５）の深さ（ｄ１）が、前記コレクタ層（３８８）が前記第１の主面（３１１）から延在する前記コレクタ層（３８８）の深さ（ｄ３）と同じである、請求項９に記載の電力半導体デバイス。
  11. 前記第２のエミッタ層（１５８）が前記第２の主面（３１２）から延在する前記第２のエミッタ層（１５８）の深さ（ｄ４）が、前記第３のエミッタ層（３８４）が前記第２の主面（３１２）から延在する前記第３のエミッタ層（３８４）の深さ（ｄ５）と同じである、請求項９または１０に記載の電力半導体デバイス。
  12. 前記ゲート電極（１６１；１６１’；１６１’’）に電気的に接続され、前記ゲート電極（１６１；１６１’；１６１’’）に印加される電圧および／または電流を制御するように構成された第１の制御ユニット（ＧＵ１）と、
    前記ベース電極（１７１；１７１’；１７１’’；３７１）に印加される電流および／または電圧を制御するように電気的に構成された第２の制御ユニット（ＧＵ２）と
    を備え、
    前記第１の制御ユニット（ＧＵ１）および前記第２の制御ユニット（ＧＵ２）は、最初に前記サイリスタ構造（５０；５０’；５０’’）が順方向遮断状態にある状態で前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）をオンにし、その後に前記サイリスタ構造（５０；５０’；５０’’）を順方向遮断状態から順方向導通状態へとオンにし、その後に前記サイリスタ構造（５０；５０’；５０’’）を順方向導通状態に維持しつつ前記バイポーラ接合トランジスタ（６０；６０’；６０’’；３６０）をオフにするように構成される、請求項１～１１のいずれか１項に記載の電力半導体デバイス。
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