JP2000012832A

JP2000012832A - 静電誘導サイリスタ

Info

Publication number: JP2000012832A
Application number: JP10179939A
Authority: JP
Inventors: Mitsuru Hanakura; 満花倉
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1998-06-26
Filing date: 1998-06-26
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】静電誘導サイリスタ（ＳＩＴｈ）のスイッチ
ング性能を改善する。【解決手段】ノーマリーＯＮ型ＳＩＴｈのカソードス
リット３の中央部分にｐ型ベース層８を形成してカソー
ドスリット３に構成されるＳＩＴｈを部分的にノーマリ
ーＯＦＦ型にする。ターンオフに失敗して熱破壊する原
因は、ターンオフ期間後半に主電流が特定の個所に集中
するためである。カソードスリットではその電流集中が
カソードスリットの長手方向の中央部で発生する。カソ
ードスリット中央部にｐ型ベース層８を形成すると、こ
の付近がノーマリーＯＦＦ型となるので、カソードスリ
ット中央部分のターンＯＦＦ時間が短くなり、先にター
ンオフされる。それでターンオフ時間後半に中央部付近
で電流集中が発生しにくくなり、電流集中が緩和され、
最大可制御電流が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電誘導サイリス
タ（または電界制御サイリスタ：Field Controlled Thy
ristor）に関するものである。

【０００２】

【従来の技術】自己消弧形の半導体デバイスは電力変換
の容易さから種々の応用機器に使用されているが、電気
エネルギーの高効率利用のためには、高速動作が可能で
かつ低損失なデバイスの開発が強く望まれている。静電
誘導サイリスタ（以下ＳＩＴｈと略す）は高電圧，大電
流領域で高速動作可能な次世代の電力用半導体デバイス
として注目されており、電力分野への適用面から現在ゲ
ートターンオフサイリスタ（ＧＴＯ）で達成されている
ピーク繰り返しオフ電圧４５００Ｖ，繰り返し可制御オ
ン電流３０００Ａクラス以上のデバイスの出現が望まれ
ている。

【０００３】図１６は、ＳＩＴｈの要部の断面構造を示
すもので、このＳＩＴｈはＰ層６（アノード層）、Ｎ^-
層５（ベース層）、Ｎ層３（カソード層）およびＰ層４
（ゲート層）によって構成されている。

【０００４】ＳＩＴｈはＮ^-型の基板５の一方の主面に
Ｐ型のアノード層６を形成し、その反対側の主面にＰ型
のゲート層４およびＮ型のカソード層３を交互に配置し
た構造のデバイスである。ＳＩＴｈは図１６の点線ａで
囲まれた単位エレメントを複数個並列に動作させること
により電流容量を増やすことが可能なデバイスである。

【０００５】具体的には図１０に示すような、スリット
状のカソード層３（以下カソードスリットと呼ぶ）が複
数個集積されることにより電流容量を増やすことが可能
である。この図は素子をカソード面側から見た図で、カ
ソードスリットは放射状に配置されている。

【０００６】ゲート集電極部は図１０では素子中央に配
置されているいわゆるセンターゲート構造であるが、こ
れ以外にカソードスリット部外周部に集電極を形成する
外ゲート構造、カソードスリット部に挟まれるように集
電極を形成する中間ゲート構造などがある。

【０００７】図１７はこのカソードスリット部を拡大し
た図で、図１６の断面図に対応している。ただし、説明
しやすいようにカソード電極１およびゲート電極２は省
略して描いてある。以後この部分の拡大図を示す場合
は、同様に電極は省略して示す。

【０００８】

【発明が解決しようとする課題】ＳＩＴｈは変換効率が
他の電力用半導体素子に比べて高い。それで、高圧大容
量のＳＩＴｈが実現できれば、エネルギー応用分野での
進歩が期待できる。ＳＩＴｈの高圧大容量化のための特
性の一つがスイッチング特性である。

【０００９】ＳＩＴｈには、スイッチング性能の大きく
異なる２種類のタイプの素子がある。図１６に示したＳ
ＩＴｈはノーマリー・オンタイプ（以下Ｎ−ＯＮ型と略
す）で、ゲート・カソード間に逆バイアスを印加しない
状態でオン状態にある素子である。

【００１０】もう一つのタイプは図１８に示すようにカ
ソードエミッタ層直下にｐベース層８を設けたノーマリ
ー・オフタイプ（以下Ｎ−ＯＦＦ型と略す）で、ゲート
・カソード間に逆バイアスを印加しない状態でオフ状態
にある素子である。

【００１１】Ｎ−ＯＮ型素子はゲートの逆バイアスを切
るだけで容易にオン状態に移行できるのでターンオン時
間が短いという利点がある。しかしながら、ターンオフ
時は逆にゲートに逆バイアスをかけて、ゲート層付近の
ｎベース層に逆バイアスにより空乏層が形成され、隣接
した空乏層が接続されて主電流経路が閉じられるまでタ
ーンオフ動作が始まらないためにターンオフ時間が長い
という欠点がある。

【００１２】一方Ｎ−ＯＦＦ型素子はｐベース層がある
ためにゲートの逆バイアスを切るだけではオン状態に移
行せず、積極的にゲート・カソード間に順電流を流す必
要があるため、ターンオン時間が比較的長いという欠点
がある。しかしながら、ターンオフ時はｐベース層があ
るために上記の隣接する空乏層が接続する前にターンオ
フ動作が始まるのでターンオフ時間が比較的短いという
欠点がある。

【００１３】また、大容量ＳＩＴｈでは数千〜数十万本
ものカソードスリットからなるために、これらのカソー
ドスリットをスイッチング時にいかに均一に動作させる
かが重要である。例えば、ターンオン時の動作が不均一
であればターンオンしやすいカソードスリットに主電流
が局部的に集中して素子破壊しやすくなる。つまり、い
わゆるｄｉ／ｄｔ耐量が低下する。ターンオフ時の動作
が不均一であれば、逆にターンオフしやすいカソードス
リットに主電流が局部的に集中して素子破壊しやすくな
る。つまり、いわゆる最大可制御電流が低下する。

【００１４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、これまで決して試み
られることの無かったＮ−ＯＮ型素子とＮ−ＯＦＦ型素
子を組み合わせることで静電誘導サイリスタのスイッチ
ング性能を改善した大容量の電力用半導体素子を提供す
ることにある。

【００１５】

【課題を解決するための手段】この発明は、ｎ型半導体
基板の一方の主面に複数のスリット状のｎ型カソード領
域を、他方の主面にｐ型アノード領域をそれぞれ備え、
前記カソード領域との間に電流経路となるｎ型高比抵抗
領域を備え、電流のオン・オフの制御を行うためのｐ型
ゲート領域を備えた静電誘導サイリスタにおいて、前記
スリット状のｎ型カソード領域の中央付近の直下にｐ型
ゲート層に接続されているｐ型ベース層を部分的に形成
し、ノーマリーオン型の特性を示すカソードスリット領
域の中央付近を局部的にノーマリーオフ型の特性を示す
構造とする。

【００１６】または、前記ｐ型ベース層が形成されてい
ない部分のｎ型カソード領域の周辺、またはｎ型カソー
ド領域の周辺に、ｎ型カソード領域よりも浅い深さのｐ
型層を形成し、カソードスリット領域全体をノーマリー
オフ型の特性を示す構造とする。または、前記ｐ型ベ
ース層が形成されていない部分のｎ型カソード領域の直
下にもｐ型ゲート層に接続されているｐ型ベース層を形
成し、後者のｐ型ベース層の方が前者のｐ型ベース層に
比べて、深さが浅いかもしくは不純物濃度が低いか、ま
たはその両方とする。

【００１７】または、前記スリット状のｎ型カソード領
域の中央付近に形成されたｐ型ベース層と同様のｐ型ベ
ース層を、ｎ型カソード領域の中央部分付近以外の部分
にも形成し、前記ｐ型ベース層をスリットあたり複数個
所形成する。

【００１８】または、前記スリット状のｎ型カソード領
域の中央付近の直下にフローティング層となっているｐ
型ベース層を部分的に形成し、ノーマリーオン型の特性
を示すカソードスリット領域の中央付近が局部的にノー
マリーオフ型の特性を示す構造とする。

【００１９】または、前記ｐ型ベース層はスリット状の
ｎ型カソード領域の直下にスリット状に形成する。

【００２０】または、前記ｐ型ベース層は少なくとも一
部分で前記ｐ型ゲート層にｐ型層で接続する。

【００２１】または、前記スリット状のｎ型カソード領
域の中央付近の直下にｐ型ゲート層に接続されているｐ
型ベース層を形成したノーマリーオフ型の特性を示すス
リット状のｎ型カソード領域とｐ型ベース層を形成しな
いノーマリーオン型の特性を示すスリット状のｎ型カソ
ード領域を混在させる。

【００２２】または、外部のゲート端子に直接接続され
るゲート集電電極部を有し、かつ前記スリット状のｎ型
カソード領域の中央付近に形成されたｐ型ベース層は、
ゲート集電電極部に近い位置のスリット状のカソード領
域ほど広い領域になるようにし、各カソード領域のター
ン特性を均一にする。

【００２３】または、外部のゲート端子に直接接続され
るゲート集電電極部を有し、かつ、前記スリット状のｎ
型カソード領域の中央付近に形成されたｐ型ベース層
は、ゲート集電電極部に近い位置のスリット状のカソー
ド領域ほど狭い領域になるようにし、ターンオフ特性を
均一にする。

【００２４】または、外部のゲート端子に直接接続され
るゲート集電電極部を有し、かつ、前記スリットあたり
複数個所形成されるｐ型ベース層の数を、ゲート集電電
極部に近い位置のスリット状のカソード領域ほど多くな
るようにし、各カソード領域のターンオン特性を均一と
する。

【００２５】または、外部のゲート端子に直接接続され
るゲート集電電極部を有し、かつ、前記スリットあたり
複数個所形成されるｐ型ベース層の数を、ゲート集電電
極部に近い位置のスリット状カソード領域ほど少なくな
るようにし、各カソード領域ターンオフ特性を均一とす
る。

【００２６】または、前記ｎ型高比抵抗とｐ型アノード
領域との間に比較的高濃度のｎバッファ層を設ける。

【００２７】または、前記ｎ型高抵抗領域またはｎバッ
ファ層とアノード電極を短絡するｎ型短絡層を設ける。

【００２８】前記静電誘導サイリスタをダイオードが逆
並列に集積された逆導通型静電誘導サイリスタとする。

【００２９】

【発明の実施の形態】実施の形態１図１に実施の形態１にかかる半導体素子のカソードスリ
ット部の平面構造を示す。この半導体素子はＮ−ＯＮ型
ＳＩＴｈ（図１６，図１７）のカソードスリットの一部
分（中央部分）にｐ型ベース層８を形成することによ
り、カソードスリット部に構成されるＳＩＴｈが部分的
にＮ−ＯＦＦ型になるようにしたものである。しかし
て、図１のＸ−Ｘ′断面は図１６のＮ−ＯＮ型の断面構
造、Ｙ−Ｙ′断面は図１８のＮ−ＯＦＦ型の断面構造と
なっている。

【００３０】各々のカソードスリットのターンオン特性
はＮ−ＯＮ部で律則されるので、この素子はＮ−ＯＮ型
素子とほぼ同等のターンオン時間の短い優れたターンオ
ン特性を示す。一方、ターンオフ特性はＮ−ＯＦＦ型素
子と同等の短いターンオフ時間にはならないが、Ｎ−Ｏ
Ｎ型素子と比べてＮ−ＯＦＦ部の分だけは若干改善され
る。

【００３１】この素子のターンオフ特性で特筆すべき点
は、ターンオフ可能な電流能力である最大可制御電流が
Ｎ−ＯＦＦ素子よりも向上することである。最大可制御
電流は所定の条件で素子がターンオフできる最大の電流
で、これを超える電流をターンオフすると素子はターン
オフに失敗して熱破壊を起こしてしまう。

【００３２】この熱破壊の原因は、ターンオフ期間後半
に主電流が特定の個所に集中するために起こるものであ
る。この電流集中を緩和させればそれだけ最大可制御電
流は向上する。カソードスリットではその電流集中は長
手方向のほぼ中央で発生することが、シミュレーション
や実験から知られている。

【００３３】図１はカソードスリット中央部にｐ型ベー
ス層８を形成して、この付近をＮ−ＯＦＦ型素子にして
いるが、Ｎ−ＯＮ型素子に比べてＮ−ＯＦＦ型素子の方
がターンオフ時間は短いので、カソードスリット中央部
付近が先にターンオフされる。それで、ターンオフ時間
後半に中央部付近で電流集中が発生しにくくなり、電流
集中が緩和され、その結果最大可制御電流が向上する。

【００３４】実際に１０ｍｍ角チップの耐圧１５００Ｖ
のＳＩＴｈを試作して比較したところ、ターンオン特性
は同等のＮ−ＯＮ型素子とほぼ同等で、最大可制御電流
は約２割向上した。

【００３５】図１のＮ−ＯＮ型部とＮ−ＯＦＦ型部とで
はゲートカソード間の逆方向耐圧が異なる。ＳＩＴｈの
ターンオフはゲート・カソード間に逆方向電流を流すこ
とにより行われるので、これらの逆方向耐圧は均一であ
る方が望ましい。

【００３６】そこで、図２に示すように、図１のｐ型ベ
ース層８以外のカソードスリット部にも、Ｎ−ＯＦＦ型
にならない程度の深さの浅いｐ型層９を形成する。これ
により、Ｎ−ＯＮ部の逆方向耐圧がＮ−ＯＦＦ部の逆方
向耐圧により近い値または等しくなる。

【００３７】実施の形態２図３に実施の形態２にかかるり半導体素子のカソードス
リット部の平面構造を示す。この半導体素子はＮ−ＯＮ
型ＳＩＴｈ（図１６，図１７）のカソードスリットの全
体をＮ−ＯＦＦ型にしたものである。ただし、中央部分
のｐ型ベース層８Ａとその両側のｐ型ベース層８Ｂとで
は、層８Ｂの不純物濃度をより高くしてある。このた
め、電流集中緩和の作用が働き、最大可制御電流は向上
する。

【００３８】また、不純物濃度は同じでも層８Ｂの深さ
をより深く形成しても同じ効果が得られる。つまり、層
８Ｂの単位面積当たりの不純物総量（ドーズ量）をより
多くすれば同じ効果が得られる。

【００３９】実施の形態３図４は実施の形態３にかかる半導体素子のカソードスリ
ット部の平面構造を示す。この半導体素子は実施の形態
１（図１）と同様のｐ型ベース層８をカソードスリット
の長さ方向に複数個所に形成したものである。そのた
め、ターンオフ期間後半の電流集中はさらに緩和され
て、最大可制御電流が向上する。

【００４０】実施の形態４図５に実施の形態４にかかる半導体素子のカソードスリ
ット部の平面構造を示し、図６にそのＺ−Ｚ′断面構造
を示す。この半導体素子は、ｐ型ベース８Ｃをｐ型ゲー
ト層４と接続しないで、いわゆるフローティングに形成
したものである。この実施の形態４は実施の形態２と逆
に、完全なＮ−ＯＮ型素子である。それで、ターンオン
特性が特にすぐれているが、フローティングのｐ型ベー
ス層８Ｃにより電流集中が緩和され、最大可制御電流は
向上する。

【００４１】特に、図５のようにフローティングのｐ型
ベース層８Ｃをカソード層３に合わせてスリット状に形
成すれば、カソードスリットの幅方の電流集中も緩和さ
れて最大可制御電流は向上に効果的である。図７のよう
に、このスリット状のｐ型ベース層８Ｄの一部をｐ型ゲ
ート層４に接続すれば、完全なＮ−ＯＮ型では無くなる
が、ゲート電流がより流れやすくなるのでターンオフ時
間は短くなる。

【００４２】以上の本発明のバリエーションは、実際の
素子が種々の用途からどの特性が優先して要求されるか
により選択される。

【００４３】以上の本発明の種々の実施例はいわゆるｐ
ｎベース構造（またはノンパンチスルー構造）で説明し
たが、図８に示すようなｎベース層５にｎバッファ層１
０を付加したいわゆるｐｉｎベース構造（パンチスルー
構造）のＳＩＴｈにも同様に適用できる。

【００４４】また、図９に示すようなｎベース層５とア
ノード電極７とをｎショート層１１によって短絡した、
いわゆるアノードショート構造のＳＩＴｈにも同様に適
用できる。さらに、ｐｉｎベース構造にアノードショー
ト構造を組み合わせた構造のＳＩＴｈにも同様に適用で
きる。

【００４５】実施の形態５図１１に実施の形態５にかかる半導体素子のカソードス
リット部の配置を示す。センタゲート構造の素子は図１
０のように、外部のゲート端子に直接接続されるゲート
集電極のまわりに放射状でかつ同心円にカソードスリッ
トが配置されている。

【００４６】先に述べたターンオフ時の電流集中は、先
に述べたようにカソードスリット部内でも発生するが、
それ以外にカソードスリット間の特性ばらつきなどによ
って生じる局部的なカソードスリットへの電流集中も無
視できない。

【００４７】例えば、最大可制御電流が１Ａのカソード
スリットを１０００本配置した大容量素子を作成して
も、この素子の最大可制御電流は本数から類推される１
０００Ａには決してならず、実際はその数分一程度にし
かならない。これは素子の特性のばらつきにより、ター
ンオフ時に少数のカソードスリットに電流が集中するた
めである。理想的にはこの特性ばらつきを無くせば良い
わけであるが、現実にはゲート集電極との位置関係、製
作時の微少なばらつき等の避けられない特性ばらつきの
原因がある。

【００４８】実施の形態５の素子は、上記特性ばらつき
による少数カソードスリットへの電流集中緩和を狙った
もので、図１１に示すように、Ｎ−ＯＮ型のカソードス
リット３ＡとＮ−ＯＦＦ型のカソードスリット３Ｂが交
互に配置した構成となっている。

【００４９】Ｎ−ＯＦＦ型のカソードスリット３Ｂの方
がターンオフ時間が短いため、電流集中はＮ−ＯＮ型の
カソードスリット３Ａで発生する。しかし、各々のＮ−
ＯＮ型カソードスリットはＮ−ＯＦＦ型のカソードスリ
ット３Ｂにより分離されているため、局部の少数のカソ
ードスリットに発生する電流集中は大幅に緩和される。
つまり、最大可制御電流が向上する。また、Ｎ−ＯＮ型
のカソードスリットがまんべんなく配置されているた
め、Ｎ−ＯＦＦ型のカソードスリットのみの素子に比べ
て、より高いｄｉ／ｄｔ耐量などの優れたターンオン特
性を示す。

【００５０】実施の形態６図１２に実施の形態６にかかる半導体素子のカソードス
リット部の平面構造を示す。この素子は実施の形態１
（図１）と同様に中央部分にｐ型ベース層８を有するカ
ソードスリット３を図１０のような大口径素子に適用し
て、ゲート集電極との位置関係によりｐ型ベース層８の
面積を変化させて、つまりＮ−ＯＦＦ部分面積を変化さ
せて、特性の向上を図ったものである。

【００５１】例えば図１０のような素子では、ゲート集
電極に近いカソードスリットほど、つまりこの場合内周
のカソードスリットほど、ターンオンおよびターンオフ
の時間が短くなる。

【００５２】そこで、ゲート集電極に近いカソードスリ
ットほどｐ型ベース層の面積が大きくなるように（図１
２（ｂ）のように）して、ゲート集電極に遠いカソード
スリットほどｐ型ベース層の面積が小さくなるように
（図１２（ａ）のように）してやれば、素子内でターン
オン時間がより平均化されて、素子のターンオン時のｄ
ｉ／ｄｔが向上する。

【００５３】逆に、ゲート集電極に近いカソードスリッ
トほどｐ型ベース層の面積が小さくなるように（図１２
（ａ）のように）して、ゲート集電極に遠いカソードス
リットほどｐ型ベース層の面積が大きくなるように（図
１２（ｂ）のように）してやれば、素子内でターンオフ
時間がより平均化されて、素子の最大可制御電流が向上
する。

【００５４】実施の形態６はターンオフ時間を平均化す
るために実施の形態１のｐ型ベース層８の面積を変えた
例であるが、実施の形態２〜４についても同時にＮＯ−
ＯＦＦ部の程度を変化させることによって同様の効果が
得られる。例えば、実施の形態３（図４）を適用する場
合図１３（ａ），（ｂ）に示すようにｐ型ベース層８の
本数を変化させればよい。

【００５５】以上ＳＩＴｈについて本発明の実施の形態
を説明したが、ＳＩＴｈとダイオードを逆並列に集積し
た逆導通ＳＩサイリスタのＳＩＴｈ部にも、本発明が適
用できる。

【００５６】図１４はＳＩサイリスタとダイオードを逆
並列に集積した逆導通ＳＩサイリスタの断面図である。
このダイオードは、ＳＩサイリスタをインバータ制御等
に用いる場合に逆並列に接続されるフリーホイリングダ
イオードをモノリシックに形成したもので、分離部を介
して同一素子ウェーハに形成される。図１５はそのＳＩ
Ｔｈのカソード電極側から見た素子の一例である。ダイ
オード部はＳＩＴｈ部の外周に形成されている。このＳ
ＩＴｈ部に上記で説明した実施例がすべて適用可能で、
同様の効果が得られることは明らかである。この例とは
逆に、ダイオード部の外周にＳＩＴｈ部が形成される構
造の逆導通ＳＩサイリスタにおいても上記で説明した実
施例がすべて適用可能で、同様の効果が得られることは
明らかである。

【００５７】

【発明の効果】この発明は、上述のとおり構成されてい
るので、高いｄｉ／ｄｔ耐量と大きい最大可制御電流を
もつ大面積の大容量の静電誘導サイリスタが得られる。

【図面の簡単な説明】

【図１】実施の形態１にかかる静電誘導サイリスタのカ
ソードスリットの拡大平面構造図。

【図２】同半静電誘導サイリスタ断面構成図。

【図３】実施の形態２にかかる静電誘導サイリスタのカ
ソードスリットの拡大平面構造図。

【図４】実施の形態３にかかる静電誘導サイリスタのカ
ソードスリットの拡大平面構造図。

【図５】実施の形態４にかかる静電誘導サイリスタのカ
ソードスリットの拡大平面構造図。

【図６】同静電誘導サイリスタ断面構造図。

【図７】同静電誘導サイリスタのカソードスリットの他
の例を示す拡大平面構造図。

【図８】同静電誘導サイリスタ断面構造図。

【図９】同静電誘導サイリスタのアノード構造を変えた
場合の断面構造図。

【図１０】静電誘導サイリスタのカソードスリットの配
置例を示す平面図。

【図１１】実施の形態５にかかる静電誘導サイリスタの
カソードスリットの配置を示す平面図。

【図１２】実施の形態６にかかる静電誘導サイリスタの
カソードスリットの拡大平面構造図。

【図１３】同静電誘導サイリスタのカソードスリットの
他の例を示す拡大平面構造図。

【図１４】逆導通静電誘導サイリスタの断面構造図。

【図１５】同静電誘導サイリスタのカソードスリットの
配置を示す平面図。

【図１６】従来静電誘導サイリスタの断面構造図。

【図１７】従来同静電誘導サイリスタのカソードスリッ
ト部の拡大平面構造図。

【図１８】他の従来例にかかる静電誘導サイリスタのカ
ソードスリット部の拡大平面構造図。

【符号の説明】

１…カソード電極２…ゲート電極３…ｎ型エミッタ層（カソード層，カソード領域，カソ
ードスリット）４…ｐ型ゲート層５…半導体基板であるｎ型ベース層６…ｐ型エミッタ層（アノード領域）７…アノード電極７Ａ…共通電極８…ｐ型ベース層８Ａ…比較的高濃度のｐ型ベース層（もしくは比較的に
深いｐ型ベース層）８Ｂ…比較的低濃度のｐ型ベース層（もしくは比較的に
浅いｐ型ベース層）８Ｃ…フローティングのｐ型ベース層８Ｄ…一部がｐ型ゲート層４に接続されたｐ型ベース層９…ｐ型層１０…ｎ型バッファ層１１…ｎ型ショート層１２…ダイオードのｐ型アノード層１３…ダイオードのｎ型カソード層１４…ダイオードのアノード電極。

Claims

【特許請求の範囲】

【請求項１】ｎ型半導体基板の一方の主面に複数のス
リット状のｎ型カソード領域を、他方の主面にｐ型アノ
ード領域をそれぞれ備え、前記カソード領域との間に電
流経路となるｎ型高比抵抗領域を備え、電流のオン・オ
フの制御を行うためのｐ型ゲート領域を備えた静電誘導
サイリスタにおいて、前記スリット状のｎ型カソード領域の中央付近の直下に
ｐ型ゲート層に接続されているｐ型ベース層を部分的に
形成し、ノーマリーオン型の特性を示すカソードスリッ
ト領域の中央付近を局部的にノーマリーオフ型の特性を
示す構造としたことを特徴とする静電誘導サイリスタ。
【請求項２】請求項１において、前記ｐ型ベース層が形成されていない部分のｎ型カソー
ド領域の周辺、またはｎ型カソード領域の周辺に、ｎ型
カソード領域よりも浅い深さのｐ型層が形成されている
ことを特徴とする静電誘導サイリスタ。
【請求項３】請求項１において、前記ｐ型ベース層が形成されていない部分のｎ型カソー
ド領域の直下にもｐ型ゲート層に接続されているｐ型ベ
ース層を形成し、後者のｐ型ベース層の方が前者のｐ型
ベース層に比べて、深さが浅いかもしくは不純物濃度が
低いか、またはその両方であることを特徴とする静電誘
導サイリスタ。
【請求項４】請求項１ないし３のいずれか１つにおい
て、前記スリット状のｎ型カソード領域の中央付近に形成さ
れたｐ型ベース層と同様のｐ型ベース層を、ｎ型カソー
ド領域の中央部分付近以外の部分にも形成し、前記ｐ型
ベース層がスリットあたり複数個所形成されていること
を特徴とする静電誘導サイリスタ。
【請求項５】ｎ型半導体基板の一方の主面に複数のス
リット状のｎ型カソード領域を、他方の主面にｐ型アノ
ード領域をそれぞれ備え、前記カソード領域とアノード
領域との間に電流経路となるｎ型高比抵抗領域を備え、
電流のオン・オフの制御を行うためのｐ型ゲート領域を
備えた静電誘導サイリスタにおいて、前記スリット状のｎ型カソード領域の中央付近の直下に
フローティング層となっているｐ型ベース層を部分的に
形成し、ノーマリーオン型の特性を示すカソードスリッ
ト領域の中央付近が局部的にノーマリーオフ型の特性を
示す構造としたことを特徴とする静電誘導サイリスタ。
【請求項６】請求項５において、前記ｐ型ベース層はスリット状のｎ型カソード領域の直
下にスリット状に形成されていることを特徴とする静電
誘導サイリスタ。
【請求項７】請求項６において、前記ｐ型ベース層は少なくとも一部分で前記ｐ型ゲート
層にｐ型層で接続されていることを特徴とする静電誘導
サイリスタ。
【請求項８】ｎ型半導体基板の一方の主面に複数のス
リット状のｎ型カソード領域を、他方の主面にｐ型アノ
ード領域をそれぞれ備え、前記カソード領域とアノード
領域との間に電流経路となるｎ型高比抵抗領域を備え、
電流のオン・オフの制御を行うためのｐ型ゲート領域を
備えた静電誘導サイリスタにおいて、前記スリット状のｎ型カソード領域の中央付近の直下に
ｐ型ゲート層に接続されているｐ型ベース層を形成した
ノーマリーオフ型の特性を示すスリット状のｎ型カソー
ド領域とｐ型ベース層を形成しないノーマリーオン型の
特性を示すスリット状のｎ型カソード領域を混在させた
ことを特徴とする静電誘導サイリスタ。
【請求項９】請求項１ないし３のいずれか１つにおい
て、外部のゲート端子に直接接続されるゲート集電電極部を
有し、かつ前記スリット状のｎ型カソード領域の中央付
近に形成されたｐ型ベース層は、ゲート集電電極部に近
い位置のスリット状のカソード領域ほど広い領域になる
ようにし、各カソード領域のターン特性を均一にしたこ
と特徴とする静電誘導サイリスタ。
【請求項１０】請求項１〜３のいずれか１つにおい
て、外部のゲート端子に直接接続されるゲート集電電極部を
有し、かつ、前記スリット状のｎ型カソード領域の中央
付近に形成されたｐ型ベース層は、ゲート集電電極部に
近い位置のスリット状のカソード領域ほど狭い領域にな
るようにし、ターンオフ特性を均一にしたことを特徴と
する静電誘導サイリスタ。
【請求項１１】請求項４において、外部のゲート端子に直接接続されるゲート集電電極部を
有し、かつ、前記スリットあたり複数個所形成されるｐ
型ベース層の数を、ゲート集電電極部に近い位置のスリ
ット状のカソード領域ほど多くなるようにし、各カソー
ド領域のターンオン特性を均一としたことを特徴とする
静電誘導サイリスタ。
【請求項１２】請求項４において、外部のゲート端子に直接接続されるゲート集電電極部を
有し、かつ、前記スリットあたり複数個所形成されるｐ
型ベース層の数を、ゲート集電電極部に近い位置のスリ
ット状カソード領域ほど少なくなるようにし、各カソー
ド領域ターンオフ特性が均一となるようにしたことを特
徴とする静電誘導サイリスタ。
【請求項１３】請求項１〜１２のいずれか１つにおい
て、前記ｎ型高比抵抗とｐ型アノード領域との間に比較的高
濃度のｎバッファ層を設けたことを特徴とする静電誘導
サイリスタ。
【請求項１４】請求項１ないし１３のいずれか１つに
おいて、前記ｎ型高抵抗領域またはｎバッファ層とアノ
ード電極を短絡するｎ型短絡層を設けたことを特徴とす
る静電誘導サイリスタ。
【請求項１５】請求項１ないし４のいずれか１つにお
いて、前記静電誘導サイリスタにダイオードが逆並列に集積さ
れた逆導通型静電誘導サイリスタであることを特徴とす
る静電誘導サイリスタ。