JPS5840861A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に係り、特に比較的電流容量が大き
く高速スイッチング動作が可能な自己消弧型の半導体装
置の改良に関する。

ゲート・カソード間に逆バイアスを印加すると順方向阻
止状態、この逆バイアスを除去すると導通状態となる静
電誘導サイリスタは通常の４層の積層構造のサイリスタ
と異なり、導通時にはｐｎダイオードが主電流通路とな
るので、順方向電圧降下が低い。また、マルチチャンネ
ル構造を採っているので、ターンオン・ターンオフ時に
電流集中が起きにくい。そのため、ｄ　ｖ　／　ｄ　ｔ
　而、１量、ｄｉ／ｄｉ耐量が大きく、大電力スイッチ
ングに極めて優れた特徴を有する半導体素子である。し
かしながら従来の静電誘導サイリスタには逆方向にも順
方向電流に匹敵する大きな電流を流すことができないと
いう欠点があった。

逆導通スイッチング素子として従来からよく知られてい
るものに逆導通サイリスタがある。しかしながら従来の
逆導通サイリスタには次のような欠点があった。す々わ
ち逆方向通電時にダイオード部のベース領域内に蓄積さ
れたキャリヤがサイリスタ部に流入してサイリスタをト
リガーし、電工逆転時に阻止されるはずのサイリスタが
ターンオンする現象、いわゆる転流失敗が生じることが
ある。このような転流失敗を防止して転流能力を向上さ
せるため、基本的にはサイリスタ部の近くにはダイオー
ド部の電流を流さない構造が考えられているが、完全に
分離しようとすると半導体基体の有効利用面積が著しく
低下してしまう欠点がある。

したがって本発明の目的は低い制御用ゲート電ｒＥで順
方向電流をスイッチングする機能をもち、逆方向にも順
方向電流に匹敵する電流を流すことカ；でき、ｄ　ｖ　
／　ｄ　を４量および順方向阻止１制圧が共に高く、タ
ーンオフタイムが短く、オン′１１毛圧が小さく転流失
敗を起こさない逆導通スイッチング素子を提供すること
である。

上記目的を達成するために本発明の特徴とするところ汀
、次の構成にある。半導体基体の一方の主面にサイリス
タのＰ＋　（Ｐ＋）エミツタ層及びダイオードのＰ＋（
Ｐ＋）エミツタ層が隣接あるいは隔離して形成され、こ
れらの２つのエミツタ層は共通の第１主電極が形成され
４、他の主面には上記サイリスタのｐ”（Ｐ＋）　　エ
ミツタ層に対向する位置の少なくとも一部にはサイリス
タのＰ＋（Ｐ＋）エミツタ層が形成され、このサイリス
タのｎ”　　（ｐ”　）エミツタ層をとり囲むように半
導体基体の一部ｃチャンネル部）を残してｐ（・ｎ）型
ゲート層が形成され、このｐ（ｎ）型ゲート層と隔離さ
れたところで、ダイオードのｎ　＋　　（＋）　＋　）
エミツタ層に対向する位置の少なくとも一部にはダイオ
ードのｐ”（’ｎ”　）エミツタ層が形成され、ｐ（ｎ
）型ゲート層、サイリスタのＰ＋　（Ｐ＋）エミツタ層
、ダイオードのｐ”　　（ｎ”　）エミツタ層の露出面
にそれぞれゲート電極、サイリスタのカソード電極、ダ
イオードのアノード電極が形成され、サイリスタのカソ
ード電極とダイオードのアノード電極が電気的に接続さ
れ（第２主電極）、ゲート雷凧は他の主面で他の電極と
分離されて形成された半導体装置において、ゲート電極
と第２主電極を開放にしておき、第１主電極が正（負）
、第２主電極が負（正）となる電圧を印加すると順方向
電流が流れ、この２つの主電極の極性を逆にすると逆方
向にも順方向電流に匹敵する逆方向電流が流れ、ゲート
電極が負（正）、第２主電極が正（負）となるゲート電
圧を印加すると半導体基体とｐ（ｎ）型ゲート層からな
るｐｎ接合が逆バイアスされてｎ（ｐ）ベース層に広が
る空乏層によって順方向電流がしゃ断される機能を有す
る点にある。

次に本発明を図面によって説明する。

第１図は本発明の詳細な説明するだめの等価回路図であ
り静電誘導サイリスタ（５ＩＴｈ）　１００と逆並列に
ダイオード２００が接続されている。

Ｔ、、Ｔ２はそれぞれ第１主電極、第２主電極である。

Ｖｏはゲート電源、ＳＧはスイッチである。

ｖ８は主電源、Ｒｔ、は負荷、Ｉ８は主電流である。

次に本発明の動作について説明する。第２図は本発明°
にかがる半導体装置の電圧、電流特性である。はじめに
８ａを開放にしておき、第１主電極Ｔ、が正、第２主電
極Ｔ２が負となるように主電圧が印加された場合、第２
図の第１象限に示されるＣ４のようにダイオードの順方
向特性を示す。

ここで、ＳＧを閉じてＳＩＴ！１のゲート・カソード間
に逆ゲート電圧を印加すると第２図の第１象限に示され
るＣ２の電圧・電流特性となる。上記の逆ゲート電圧の
値を大きくしていくと阻止電圧はＶ、、Ｖ２・・・と大
きくなる。これとは反対に主電極Ｔ、が負、主電極Ｔ、
が正となるように主電圧が印加された場合には逆方向ダ
イオードに電流が流れるので、第２図の第３象限に示さ
れるＣ３の電圧・電流特性となり、このように逆方向に
も順方向電流とほぼ同等の電流特性が流れる。

次に本発明の特徴をスイッチング動作に基いて以下に説
明する。第３図は代表的なスイッチング波形を示す図で
ある。第１図に示された主電極Ｔ、と１゛２の間に交流
電圧ｖ８が印加されＳａが開放されている場合に１、負
荷Ｒ，Ｌによって決まる第３図（ａ）に示されたような
正弦波電流ｉｓが流れる。第３図（ａ）において時刻１
１〜１７間および１３〜１４間は主電極Ｔ１が正、主電
極ｌｐ２が負である場合であり、またｔ２〜ｔ３間は主
電極゛１゛１が負、主゛電極Ｔ２が正となる場合である
。時刻１１〜１２問および１３〜【１間の場合は主電流
１８はサイリスタ（ＳＩＴｈ）に流れ、時刻１２〜１３
間では主電流１ｓはダイオードに流れる。

ここで第３図（１））に示されたようなゲート電圧パル
スＶａが、第１図に示されたスイッチＳａをオン、オフ
することにより印加されるものとする。その結果、Ｅ３
図（Ｃ）に示されるように、時４１１１、−ｔ、間、ｔ
ｏ〜１□間、１３〜１７間、（８〜１４間では電流が阻
止される。以上の説明から明らかなように順方向電流１
〜や断過程における制御パルスは所与の瞬間において、
サイリスタのカソード電極とゲート電極との間に逆バイ
アスを印加するものである。したがって上記実施例で示
したように主電極Ｔ、、’Ｉ’２の間に主正弦波電流が
流′れるような電圧Ｖｓが印加された場合、制御用電圧
パルスＶ。が第３図（ｂ）に示されたように印加された
場合は、同図（ｃ）に示されたように順方向にのみ位相
制御された電流が流れる。

第４図（ａ）は本発明の一実施例の半導体装置の平面パ
ターンの一例を示す図、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ’部の断面図である。図において、１はｎ−ベ
ース層、２および３はサイリスタのｐ＋エミッタ層およ
びｎ＋エミッタ層、４および５はダイオードのｐ＋エミ
ッタ層およびｎ＋エミッタ層、４１はダイオードのｐエ
ミツタ層、６はｎ−ベース層１に形成されたゲート層、
７は順方向主電流通路となるチャンネル部である。

８はｐ＋エミッタ層２、ｎ＋エミッタ層５に共通に接続
されている第１主電極Ｔ、であり、９はサイリスタのｎ
＋エミッタ層に接続されているカソード電極、１０はダ
イオードのｐ＋エミッタ層に接続されているアノード電
極である。９と１０は同一平面」二にあり、第２主電極
となる平板（図示せず）によって共通圧接することがで
きる。１１けゲート層６に接続されているゲート電極で
ある。

１２けサイリスタのゲート層６とダイオードのｐ＋エミ
ッタ層４、Ｉ）エミツタ層４１とを分離するだめの絶縁
物（たとえばガラス、樹脂等）である。

３１はｎ層である。

第４図（ａ）の平面パターンの特徴について述べる。こ
の平面パターンは対称軸Ｘ−Ｘ’、Ｙ−Ｙ′を有してお
り、サイリスタの単位素子Ｐの長辺方向はこれらの対称
軸に対して略平行に配置されている。図中斜線で示しだ
Ｑ領域はゲート電極をとり出すためのポンディングパッ
ド部であり、単位素子ＰとＱ領域以外の部分はダイオー
ド領域となっている。

」二連した実施例によれば下記の利点が得られる。

（１）カソード電極９と同一平面内にダイオードのアノ
ード電極１０を分散配置させであるので、圧接電極によ
り加えられる圧力をウニ）Ｓ各部に実質的に均等に分散
させることができる。

したがって局部的な圧力の集中およびウエノ・のひすみ
、そり等をなくすことができる。

（２）主サイリスタおよびゲートボンデイングツくラド
以外のところをダイオードとして使用しており、ウェハ
内の無効面積を極力小さくすることができる。

（３）すべての単位素子から距離のほぼ等しい部分でゲ
ートリードを取り付けることができるのでゲートターン
オフ動作がすべての単位素子についてばらつきなく行な
われる。

次に本発明の他の実施例について説明する。

サイリスタのカソード電極９とダイオードのアノード電
極とを圧接平板で同時圧接することを特徴とする本発明
においては、圧接平板とウエノ・との熱膨張係数差に基
づくずれ応力は、圧接される電極（たとえばサイリスタ
のカソード電極、ダイオードのアノード電極）の著しい
変形をもたらす。

この結果ゲートカソード間が短絡したり、圧接平板との
接触不良などが生ずる恐れがある。このため単位素子の
長辺方向をウェハの中心部から放射状に配置することが
知られている。

第５図は本発明の半導体装置の平面パターンが上記の点
に鑑みて構成されたものを示す。簡単のだめに単位素子
のカソード電極９とダイオードのアノード電極ＩＯにつ
いてのみ配置を示し配列の数も少なく図示されている。

この図においてはセンターゲート構造を採用し、ゲート
電極の取り出し部Ｑをウェハの中央に配置している。記
号９〜１２は第４図に示したものと同一である。なおり
ソード電極９０で示しだ単位素子を取り除きゲート電極
１１としてもか捷わない。その場合はゲートターンオフ
する際外周部に設けられた単位素子を取り囲むゲート電
極とＱ領域との間のゲート電極抵抗「。が小さくなるの
で、ターンオフ性能が向」ニするという効果がある。

第６図は他の平面パターンの例を示す。ダイオード部は
ウェハの周囲にリング状に形成されてい（１１） るところに特徴がある。このような配置にすれば、均等
圧接がさらに改善され、ダイオードとサイリスタの分離
も容易となる利点を有する。

第７図に本発明の一実施例の逆導通静電誘ノ〜、ザイリ
スタの製造方法の一例を示す。１ずｒａ）に示すよ′う
な、比抵抗が２００Ω・ｃｔｎのロー型基板１に（１）
）に示すようにダイオードのｎ＋エミッタ層５をたとえ
ばリンなどの不純物を拡散することによりその表面濃度
が約ＩＸ］Ｏｎ＋　　と々るように形成し、サイリスタ
のｐ＋エミッタ層２をたとえばボロンなどの不純物を拡
ｉ、ｉＪｌすることによりその表面濃度が約Ｉ　Ｘ　１
０１ｏｒｎｒ−３と々るように形成する。

次にたとえばボロンなどの不純物の選択拡散により表面
濃度が約Ｉ　Ｘ　１０１７−Ｉ　Ｘ　１０”　ｃｍ−３
のｐゲート層６をチャンネル部７を有するように形成す
る（Ｃ）。その上にたとえばエピタキ７−ｖ／し気相成
長法により約Ｉ　Ｘ　１０１５〜ｌ　Ｘ　１０”’　ｒ
ｍ−３の不純物濃度の０層３１を形成する（ｄ）。その
後ダイオードのｐ＋エミッタ層４を埋込１れたｐ（１２
） ゲート層６に到達するようボロンなどの不純物の選択拡
散により形成し、リンなどの不純物の選択拡散に」こリ
ザイリスタのｎ＋エミッタ層３を表面濃度が約Ｉ　Ｘ　
１０”　ｃ１ｎ＝となるよう形成する（ｅ）。

続いてｐゲート層６の一部が露出するようエツチング法
等により開孔部１４を設ける（１゜次にサイリスタのｐ
ゲート層６とダイオードのｐエミッタ層４１を分離する
ようにプラズマエツチング法等により開孔部１５を設け
る（ｇ）。そしてとの開孔部１５にたとえばガラス等の
絶縁物を充填する。最後にサイリスタのｐ＋エミッタ層
２およびダイオードのｎ＋エミッタ層５に共通の電極８
を形成し、サイリスタのｎ＋エミッタ層３、ｐゲート層
６、ダイオードのｐ＋エミッタ層４の露出面にアルミニ
ウムなどの金属を蒸着し、ホトエツチングによりそれぞ
れの電極９，１１．１０を形成する（１１）。

−Ｉ：述した各実施例素子に金、白金等を拡散したり、
電ｆ線、ガンマ線等を照射してライフタイムキラーを導
入してターンオフ時間を短縮すること（１３） も好ましい。望ましくはライフタイムキラーはサイリス
タとダイオードを分離する部分に導入される。さらに」
二連の実施例においては便宜」二半導体領域の導電型を
特定して説明してきたが、これらの導電型をｐとｎで入
れ替えだものについても本発明の効果は達成できること
は明らかである。

更に、上述の実施例ではチャンネル部を有する逆導通型
静電誘導サイリスタの一例について説明しだが、本発明
はこれに限られず、チャンネル部がｐ型半導体によって
ふさがれ一体のゲート層となっているゲートターンオフ
・サイリスタにも適用でき、逆導通型ゲートターンオフ
サイリスタを得ることができる。

【図面の簡単な説明】

第１図は本発明半導体装置の動作を説明するだめの等価
回路図、第２図は本発明半導体装置の静特性の一例を示
す図、第３図は本発明半導体装置のスイッチング波形を
示す図、第４図（ａ）、　（１＋）は本発明の一実施例
半導体装置の平面パターン及び断面を示す図、第５．６
図は本発明半導体装置の他１１４） の平面パターンを示す図、第７図は本発明装置の一製造
方法を示す図である。 １・・・＋１−ベース層、２・・・サイリスタのｐ＋エ
ミッタ層、３・・・サイリスタのｎ＋エミッタ層、４．
４１・・・ダイオードのｐ＋エミッタ層およびｐエミツ
タ層、５・・・ダイオードのｎ＋エミッタ層、６・・・
ｐゲ−１・層、７・・・チャンネル部、８・・・第１主
電極、９・・・づイリスタのカソード電極、１０・・・
ダイオードのアノード電極、１１・・・ゲート電極、１
２・・・絶縁（１５） 第１図　　　　第２図 （ト） ｇ 菜５０ ０ Ｙ６口 Ｏ るり　Ｚ 口′＼二 会※　９・・ （（１） （ｂ） 募ｑ図

Claims (1)

【特許請求の範囲】
1. ■、一対の主面を有する半導体基体の一方の主面にサイ
   リスタの一方導電型のエミツタ層及びダイオードの他方
   導電型のエミツタ層が隣接もしくは隔離して形成され、
   この２つのエミツタ層には共通の第１主電極が隣接し、
   凸部と四部を有する他方の主面の凸部には−に記すイリ
   スタの一方導電型のエミツタ層に対向する位置の少なく
   とも一部にサイリスタの他方導電型のエミツタ層が形成
   され、この他方導電型のエミツタ層を取り囲むように半
   導体基体中に半導体基体の一部Ｃチャンネル部）を残し
   て一方導電型のゲート層が形成され、この一方体電型の
   ゲート層と隔離されたところでダイオードの他方導電型
   のエミツタ層に対向する位置の少なくとも一部にダイオ
   ードの一方導電型のエミツタ層が形成され、四部におい
   て露出している一方導電型のゲート層、サイリスタの他
   方導電型のエミツタ層、ダイオードの一方導電型のエミ
   ツタ層にそれぞれゲート電極、サイリスタのカソード電
   極、ダイオードのアノード電極が隣接し、凸部で同一平
   面にあるサイリスタのカソード電極とダイオードのアノ
   ード電極は第２主電極となる圧接平板で電気的に共通接
   続されることを特徴とする半導体装置。