JPS6141146B2

JPS6141146B2 -

Info

Publication number: JPS6141146B2
Application number: JP21938682A
Authority: JP
Inventors: Arubaato Kiisu Tenpuru Bikutaa
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1981-12-16
Filing date: 1982-12-16
Publication date: 1986-09-12
Also published as: JPS58125871A

Description

【発明の詳細な説明】本発明は少なくとも１つの追加領域を含む四領
域半導体素子（すなわちpnpn素子またはnpnp素
子）に関するもので、更に詳しく言えば、制御ゲ
ートに対する電圧信号の印加によつてターンオフ
させ得る能力と持つた四領域素子に関する。

四領域素子それ自体は当業界において公知であ
つて、その中にはたとえばサイリスタまたは
SCRが含まれる。サイリスタをターンオフさせ
るための技術は数多く存在している。しかるに、
サイリスタをターンオフさせるための技術は少な
い。サイリスタをターンオフさせる技術の１つは
ゲートターンオフサイリスタ（GTO）として具
体化されている。GTOは、内部領域の１つ（た
とえばＰ形ベース領域）に接続された制御ゲート
を有する四領域素子である。Ｐ形ベース領域に制
御ゲートを接続している場合、十分な大きさの正
のバイアス電圧を制御ゲートに印加することによ
りGTOをターンオンさせることができる。ま
た、十分な大きさの負のバイアス電圧を制御ゲー
トに印加することによりGTOをターンオフさせ
ることができる。

当業者によつては公知の通り、GTOのターン
オフを達成するためには制御ゲートに十分な大き
さのターンオフ電流を供給しなければならない。
ターンオフ時におけるGTOの制御ゲートに対す
る所要のエネルギはそのとき必要とするターンオ
フ電流に比例するから、その所定のエネルギはか
なり大きなものとなる。

GTOのもう１つの欠点は、ターンオフ利得
（すなわちターンオフの際の制御ゲート電流と素
子電流との比）を最適化するために制御ゲートお
よび陰極を相互に組合わさるくし形構造としたよ
うな場合に見られる。その欠点とは、制御ゲート
の下方に位置する素子区域が素子電流の導通にほ
とんど寄与しないということである。その結果、
かかるGTOにおいては、素子電流を導通するた
めに利用できる半導体基板の割合があまり大きく
ないことになる。

GTOのもう１つの欠点は、制御ゲートに接続
されていない素子の内部領域における、２つの内
部領域間のpn接合面（junction）が逆バイアスさ
れた後のキヤリヤの再結合によりターンオフ速度
が制限されるということである。

そこで本発明の目的は、少なくとも１つの追加
領域を含みかつターンオフ能力を有する四領域半
導体素子を提供するもので、ターンオフ制御ゲー
トの所要エネルギを低減すると共に半導体基板の
内の素子電流の導通のために利用される部分の割
合を高くすることである。

また、少なくとも１つの追加領域を含みかつタ
ーンオフ能力を有する四領域半導体素子におい
て、ターンオフ時にいずれの内部領域に於てもキ
ヤリヤ再結合の全体的な遅れが生じないようにす
ることによつて高速のターンオフを達成すること
も本発明の目的の１つである。

本発明の上記目的を達成するため、半導体材料
製の基板（boby）、第１の電極、第２の電極、お
よび第１の絶縁層によつて基板から隔離された第
３の電極から成る半導体素子を設ける。上記の基
板は、次の記載の順序で互いに接合された第１、
第２、第３および第４の領域を含んでいる。第１
の領域は第２の領域によつて第３および第４の領
域から隔離されており、また第４の領域は第３の
領域によつて第１および第２の領域から隔離され
ている。第１および第３の領域は一導電形のもの
であり、また第２および第４の領域は反対導電形
のものである。上記の基板はまた、第４の領域に
隣接しかつ第４の領域によつて第１、第２および
第３の領域から隔離された前記一導電形の第５の
領域をも含んでいる。第１の電極は第１の領域に
対して電気的に接続されている。第２の電極は第
４および第５の領域に対して電気的に接続されて
いる。第３の電極は第４の領域の一区域の上方に
位置するが、第１の絶縁層によつてそれから隔離
されている。第３の電極、第１の絶縁層および第
４の領域は、所定の極性および大きさを持つた第
１のバイアス電圧を第３の電極に印加すると、第
４の領域内に位置しかつ第３の領域と第５の領域
とを結び付けるような第１の反転チヤネルが第３
の電極の直下に誘起されるように形成配置されて
いる。

かかる半導体素子は、便宜上、金属・酸化物・
半導体ターンオフサイリスタ（MOS TOT）と
呼ぶことが出来る。なお、「金属・酸化物・半導
体」中の「金属」という用語は当業界において公
知のごとく金属またはその他の高導電性物質（た
とえば高濃度に不純物を添加したポリシリコン）
を意味し、また「酸化物」という用語は半導体材
料の酸化物またはその他の絶縁層を意する。

新規なものと信じられる本発明の特徴は前記特
許請求の範囲中に詳細に記載されている。とは言
え、本発明の構成や実施方法および追加の目的や
利点は添付の図面を参照しながら以下の説明を読
むことによつて最も良く理解されよう。

第１図は本発明の一実施例を成すMOS TOT
１０の一部を示すものである。図示された素子１
０の左側は１つのセルの半分から成つていて、該
セルの残りの半分は図示された半分と対称的であ
ることが好ましい。また、図示された素子１０の
右側は別のセルの一部から成つていて、このセル
は前出のセルと実質的に同じ構成を有するのが有
利である。従つて、ここでは左側のセルのみにつ
いて詳細な説明を行う。

MOS TOT１０は半導体基板１１から成つて
いて、その中には第１の領域１２、第２の領域１
３、第３の領域１４および第４の領域１５がこの
順序で互いに接合されている。第１の領域１２は
第２の領域１３によつて第３の領域１４および第
４の領域１５から隔離されており、また第４の領
域１５は第３の領域１４によつて第１の領域１２
および第２の領域１３から隔離されている。第１
の領域１２と第２の領域１３との間には第１の接
合面１７が形成され、第２の領域１３と第３の領
域１４との間には第２の接合面１８が形成され、
また第３の領域１４と第４の領域１５との間には
第３の接合面１９が形成さている。第１の領域１
２および第３の領域１４はいずれも一導電形（こ
の場合にはＰ形）のものであり、また第２の領域
１３および第４の領域１５はいずれも反対導電形
（この場合にはＮ形）のものである。図示された
特定のMOS TOTにおいては、領域１２〜１５
はそれぞれP⁺形エミツタ領域、N^-形ベース領
域、Ｐ形ベース領域および（後述のごとくN₁ ⁺形
部分とN₂形部分とを有する）N⁺形エミツタ領域
を構成している。第１の領域１２は約10¹⁸原子／
cm³を越える最大不純物濃度を有することが好まし
く、第２の領域１３は約10¹⁶原子／cm³より低い最
大不純物濃度を有することが好ましく、第３の領
域１４は約10¹⁷原子／cm³より低い最大不純物濃度
を有することが好ましく、また第４の領域１５の
N₁ ⁺形部分は約10¹⁸原子／cm³を越える最大不純物
濃度を有することが好ましい。上記の不純物濃度
はMOS TOT１０において良好なサイリスタ作
用が達成されるように選定されることが望まし
く、従つてかかる不純物濃度の特定の値は当業者
にとつて明らかであろう。

更に半導体基板１１は、第４の領域１５に隣接
しかつ第４の領域１５によつて第１〜３の領域１
２〜１４から隔離された第５の領域２１を含んで
いる。第５の領域２１は前記一導電形（この場合
にはＰ形）のものであり、また後述のごとく電極
２５に対して良好な電気的接触を達成するために
約10¹⁸原子／cm³を越える不純物濃度を有すること
が好ましい。第４の領域１５と第５の領域２１と
の間には第４の接合面２２が形成されている。第
３の接合面１９および第４の接合面２２は半導体
基板１１の外面に達する終端部を有していて、図
示された実施例においてはかかる終端部が基板１
１の上面内に位置している。

第１の領域１２には第１の電極２４が電気的に
接続されており、そしてMOS TOT１０におけ
る陽極として働く。また、第４の領域１５および
第５の領域２１の両方に第２の電極２５が気的に
接続されており、そしてMOS TOT１０におけ
る陰極として働く。更に、絶縁層３０によつて基
板１１から隔離された第３の電極２７が設置され
ている。この第３の電極２７のはMOS TOT１
０におけるターンオフ制御ゲートとして働く。第
３の電極２７は、少なくとも第３の接合面１９の
上記終端部に近接した部位（たとえば点線２８に
対応する位置）から第４の接合面２２の上記終端
部に近接した部位（たとえば点線２９に対応する
位置）にまで広がる半導体基板１１上の区域の上
方に位置している。第３の電極２７は図示のごと
く第３の接合面１９および第４の接合面２２の露
出部分に重なつていることが好ましいが、僅かな
寸法不足は差支えない。本発明に従つて第３の電
極２７、絶縁層３０および第４の領域１５を形成
配置する際に重要なことは、適当な極性および大
きさのバイアス電圧を第３の電極２７に印加した
場合、第４の領域１５内の点線によつて区画され
かつ第３の領域１４と第５の領域２１とを結び付
けるような反転をチヤネル３１が第３の電極２７
の直下に形成されて、第４の領域１５の少数キヤ
リヤがチヤネル３１中に吸引されるようにするこ
とである。第３の電極２７が第３の接合面１９お
よび第４の接合面２２の露出部分に重なつていれ
ば、チヤネル３１中への第４の領域１５の少数キ
ヤリヤの吸引が促進され、そして「バイパス」キ
ヤリヤすなわち上記の少数キヤリヤと同じ電気的
符号を持つたキヤリヤに対する低抵抗の通路が確
実に形成される。かかるバイパスキヤリヤ（この
場合には正孔）に対するチヤネル３１の電気抵抗
（以後は単に「抵抗」と呼ぶ）は上記バイアス電
圧の大きさに応じて変化するが、その変化の仕方
は当業者にとつて自明であろう。

上記のバイアス電圧を第３の電極２７に印加す
ることによつて反転チヤネル３１が形成されるよ
うな本発明の図示された実施例を達成するために
は、第３の領域１４の内部からチヤネル３１およ
び第５の領域２１を通つて第２の電極２５に至る
分布バイパスキヤリヤ電流路３２に沿つて存在す
るバイパスキヤリヤに対する最大電気抵抗が、電
流路３２中におけるバイパスキヤリヤの流れの結
果として起こる第３の接合面１９の順方向バイア
スを、３の接合面１９を形成する半導体材料のエ
ネルギ・バンドギヤツプ電圧（以後は単に「エネ
ルギ・バンドギヤツプ電圧」と呼ぶ）の約1/2以
下に制限するように選ばれた値を有すればよい。
このようにすれば、素子のターンオフに関する後
記の説明から一層明らかとなるようにMOS
TOT１０をターンオフさせることが可能とな
る。

なお、素子のターンオフの際に存在する分布バ
イパスキヤリヤ電流路３２は、オン状態時に素子
中に存在する正孔および電子電流路とは区別すべ
きである。かかるオン状態の電流路は、一般に、
各種の接合面１７，１８および１９を第１図で見
て真上または真下の方向に横断するものである。

分布バイパスキヤリヤ電流路３２の抵抗に関す
る適正値が容易に得られるようにするため、第１
図に示されるごとく、反転チヤネル３１を包含し
かつチヤネル３１の占める区域内において約10¹⁷
原子／cm³より低い最大不純物濃度を有するN₂形
部分を第４の領域１５内に設けることが好まし
い。このようにすれば、上記のバイアス電圧を第
３の領域２７に印加すると反転チヤネル３１が容
易に生じる。第４の領域１５中にかかるN₂形部
分を形成するためには、先ず第１の拡散窓を通し
てN⁺形の第４の領域１５全体を形成するための
不純物拡散を行い、次いで第１の拡散窓の内部に
位置する第２の拡散窓を通して第５の領域２１用
の注意深く選ばれたP⁺形横方向不純物拡散を行
い、それによつて最初のN⁺形拡散領域より低い
不純物濃度を持つたN₂形部分を形成すればよ
い。あるいはまた、N₁ ⁺形部分用の不純物拡散お
よびそれに重なり合うN₂形部分用の不純物拡散
によつて第４の領域１５を形成し、次いでN₂形
部分の形成に使用された拡散窓の内部に位置する
拡散窓を通して第４の領域１５内にP⁺形の第５
の領域２１を拡散させてもよい。

更にまた、分布バイパスキヤリヤ電流路３２の
抵抗に関する適正値に容易に得られるようにする
ため、設計に際して下記の諸点を考慮すべきであ
る。第１図に見られるような第４の領域１５の水
平方向寸法を縮小して電流路３２の全長を減少さ
せることは、電流路３２の抵抗を低下させる点で
望ましい。また、チヤネル３１の長さ（すなわち
電流の流れる方向の寸法）を最小にしかつチヤネ
ル３１の幅（すなわち電流の流れる方向に垂直な
方向の寸法）を最大にすることは、いずれも電流
路３２の抵抗を低下させる点で望ましい。チヤネ
ル３１の幅を最大にすることに関連して述べれ
ば、上方から見たMOS TOT１０の第４の領域
１５の形状（およびそれに応じてまるセル形状）
は細長い形ではなく正方形または円形であること
が好ましく、そのようにすれば各セルの面積当り
のチヤネル幅は最大となる。更にまた、第３の領
域１４および第５の領域２１の不純物濃度を高く
すれば電流路３２の抵抗が低下するので望まし
い。とは言え、MOS TOT１０の順方向電圧降
下が過大となることは望ましくないので、第３の
領域１４の不純物濃度を高くし過ぎてはならな
い。

一般的に言つて、バイパスキヤリヤ電流路３２
の抵抗が低くなるほど、ターンオフさせることの
できる素子電流は大きくなる。最悪事例分析の結
果によれば、MOS TOT１０はエネルギ・バン
ドギヤツプ電圧の1/2を電流路３２の抵抗で割つ
た商に等しい値の最大電流をターンオフさせるこ
とができた。かかる最悪事例分析は次のような３
つの仮定に基づいている。(1)MOS TOT１０中
の第２の接合面１８を第１図で見て上向きに通過
する正孔電流の全てが電流路３２を流れるものと
する。(2)第２の接合面１８を通過する全素子電流
が正孔電流のみから成るものとする。(3)素子のタ
ーンオフが起こるのに先立ち、第３の接合面１９
の両側間の最大電圧をエネルギ・バンドギヤツプ
電圧の1/2まで低下させなければならないものと
する。ところが、第１図のMOS TOT１０の一
具体例の一次元モデルに関する計算例によれば、
MOS TOT１０は上記の最悪事例の場合よりも
かなり大きい電流をターンオフさせ得ることが示
される。

かかる計算例によつて得られたデータは、各種
の素子パラメータをバイパスキヤリヤ電流路３２
の抵抗に対してプロツトした第２図の複合グラフ
中に示されている（こゝで、条件として図示の全
ての曲線に於て、陽極・陰極間電圧は１ボルトで
ある。）。上記の抵抗が約10ミリオームにまで低下
すると、MOS TOT１０はターンオフし、そし
て全ての曲線はゼロに落ちる。第２図からわかる
通り、電流路３２を通る正孔電流（「反転チヤネ
ルを通る正孔電流」）は第２の接合面１８におけ
る正孔電流の一部に過ぎない。また、電流路３２
を通る正孔電流は全素子電流の約40％に過ぎない
こともわかる。更にまた、MOS TOT１０のタ
ーンオフが起こるためには、第３の接合面１９の
両側間の最大電圧がエネルギ・バンドギヤツプ電
圧の1/2（シリコンに関しては約0.6ボルト）と比
べて約0.814ボルトまで低下すればよいこともわ
かる。

このような計算例は、前述の最悪事例に比べ、
設計上の仮定を一層良く代表するものであると信
じられる。従つて、第１図の典型的なMOS
TOT１０は最悪事例分析が示唆する値よりもか
なり大きい電流をターンオフさせ得ると言える。

MOS TOT１０の動作は、第１図のMOS
TOT１０中の１つのセルを表わす電気回路図で
ある第３図を見れば理解することができる。なお
第３図においては、電極２４，２５および２７は
第１図中の同じ番号の電極に対応している。第１
図中の第１の領域１２、第２の領域１３および第
３の領域１４は第３図中ではバイボーラトランジ
スタ３５によつて表わされている一方、第２の領
域１３、第３の領域１４および第４の領域１５は
バイポーラトランジスタ３６によつて表わされて
いる。これらのトランジスタ３５および３６同士
は背中合せに結合されている。第１図中の反転チ
ヤネル３１は、その一端に位置するP⁺形の第５
の領域２１および他端に位置するＰ形ベースの第
３の領域１４と共に、第３図では金属酸化物半導
体電界効果トランジスタ（MOS FET）３７とし
て表わされている。MOS TOT１０がオン状態
にある時、素子電流は陽極２４から陰極２５へ向
つて流れ、そしてトランジスタ３５および３６は
再生モードで動作する。すなわち、一方のトラン
ジスタのコレクタ電流が他方のトランジスタのベ
ースを駆動し、またその逆も成立ち、それによつ
てMOS TOT１０がオン状態に保たれる。トラ
ンジスタ３５のコレクタからトランジスタ３５の
ベースへの正孔電流路は矢印３９によつて示され
ている。上記のバイアス電圧（この場合には負）
をゲート電極２７に印加すると、MOS FET３７
が正孔電流路３９から正孔電流を抜取る（または
奪い取る）。これにより分岐した電流は、矢印４
０によつて示される電流路（これは第１図中のバ
イパスキヤリヤ電流路３２と同等のものである）
を通して陰極２５に導かれる。ゲート電極２７に
印加されるバイアス電圧が十分な強度に到達する
と、MOS FET３７の抵抗は、トランジスタ３６
のベース・エミツタ間電圧を、ベース・エミツタ
間接合面を構成する半導体材料のエネルギ・バン
ドギヤツプ電圧の約1/2より低くするような値に
まで充分低下する。その結果、トランジスタ３６
のターンオフが起こり、続いてトランジスタ３５
のターンオフが起こり、それによつて第３図の回
路で表わされる第１図のMOS TOT１０のセル
がターンオフする。しかしながら、MOS TOT
１０の全体をターンオフさせるためにはMOS
TOT１０の全てセルがターンオフする必要があ
る。

MOS TOT１０のターンオフを達成するため
には、第３の電極すなわちターンオフ制御ゲート
２７に或るバイアス電圧を印加して、第３の電極
２７と半導体基板１１との間の容量（キヤパシタ
ンス）に比例する値まで充電する必要がある。タ
ーンオフ制御ゲート２７に対する所要のエネルギ
はかかるバイアス電圧の２乗とかかる容量の値と
の積に比例し、しかもかかるバイアス電圧および
容量の値は小さい（たとえばそれぞれ10Vおよび
1000pF・cm²）から、ターンオフ制御ゲート２７
の所要エネルギもまた小さいことは理解できるよ
う。

MOS TOT１０がオン状態で動作している
時、隣り合つたN⁺形エミツタ領域１５および３
４の垂直壁間の領域３３はN⁺形エミツタ領域１
５および３４からの電子注入の少ない領域であ
る。従つて、領域３３内におけるMOS TOT１
０の陽極から陰極への電流は半導体基板１１の図
示部分の残部に比べて小さい。しかしながら、領
域３３は半導体基板１１の残部より遥かに小さい
のが通例であり、しかも電子電流は陽極２４へ向
つて下向きに流れるに従つて広がりを示すから、
MOS TOT１０においては半導体基板１１の大
きな割合の部分が電流導通のために利用されるこ
とになる。なお、領域３３の有害な効果は陽極２
４および陰極２５の間の寸法が大きくなるほど減
少する。

次に第４図を見ると、本発明の第２の実施例を
成すMOS TOT４５の一部が示されている。図
示された素子４５は、第１図の素子１０と同様に
２つのセルの半分ずつから成つている。MOS
TOT４５は第１の領域４７、第２の領域４８、
第３の領域４９および第４の領域５０を含んでい
て、これらの領域は第１図のMOS TOT１０中
の第１の領域１２、第２の領域１３、第３の領域
１４および第４の領域１５とそれぞれ同じ不純物
濃度を有するのが適当である。素子４５の陽極５
２および陰極５３はMOS TOT１０の陽極２４
および陰極２５に対応している。MOS TOT４
５の場合、キヤリヤ（この場合には電子）は分布
バイパスキヤリヤ電流路５５を通つて陽極５２へ
流れるが、かかる電流路５５はMOS TOT１０
中のバイパスキヤリヤ電流路３２と相補的なもの
である。電流路５５は第１の領域４７内に位置す
る反転チヤネル５７を含むが、かかる反転チヤネ
ル５７はMOS TOT１０中の反転チヤネル３１
と相補的なものである。反転チヤネル５７は、絶
縁層６０によつて半導体基板５９から隔離された
ターンオフ制御ゲート５８にバイパス電圧（この
場合には正）を印加することによつて誘起され
る。バイパスキヤリヤ電流路５５はまた第５の領
域６１をも含むが、かかる第５の領域６１は
MOS TOT１０中の第５の領域２１と相補的な
ものである。ゲート電極５８および絶縁層６０は
MOS TOT１０のゲート電極２７および絶縁層
３０に対応している。更にまた、第１の領域４７
はP₁ ⁺形部分およびP₂形部分を有することが好ま
しい。上記MOS TOT１０の第４の領域１５中
におけるN₁ ⁺形部分およびN₂形部分の好適な相対
的不純物濃度の対応して、P₂形部分はP₁ ⁺形部分
より低い不純物濃度を有することが好ましい。従
つて、MOS TOT１０に関する上記の説明およ
びMOS TOT１０とMOS TOT４５との相補関
係や対応関係に関する上記の注釈に基づけば、
MOS TOT４５は当業者にとつて自ら理解され
よう。

第４図のMOS TOT４５中の１つのセルを表
わす電気回路図である第５図を参照しながらそれ
ぞれの動作を考察すれば、MOS TOT４５は一
層良く理解することができる。なお第５図におい
ては、電極５２，５３および５８は第４図中の同
じ番号の電極に対応している。MOS TOT１０
中の第１〜４の領域１〜１５が第３図中のトラン
ジスタ３５および３６によつて表わされたのと同
様に、第１〜４の領域４７〜５０は第５図中では
背中合せに結合されたバイポーラトランジスタ６
２および６４によつて表わされている。第４図中
の反転チヤネル５７は、その一端に位置するN⁺
形の第５の領域６１および他端に位置するN^-形
ベースの第２の領域４８と共に、第５図では
MOS FET６５として表わされている。MOS
TOT４５がオン状態にある時、素子電流は陽極
５２から陰極５３へ向つて流れ、そしてトランジ
スタ６２および６４は再生モードで動作する。す
なわち、一方のトランジスタのコレクタ電流が他
方のトランジスタのベースを駆動し、またその逆
も成立ち、それによつてMOS TOT４５がオン
状態に保たれる。トランジスタ６４のコレクタか
らトランジスタ６２のベースへの電子電流路は矢
印６７によつて示されている。上記のバイアス電
圧（この場合には正）をゲート電極５８に印加す
ると、MOS FET６５が電流路６７から電子電流
を抜取る（または奪い取る）。分岐した電子電流
は、矢印６８によつて示される電流路を通して陽
極５２に導かれる。ゲート電極５８に印加される
バイアス電圧が十分な大きさに到達すると、
MOS FET65の抵抗は、トランジスタ６２のベー
ス・エミツタ間電圧がそれのエネルギ・バンドギ
ヤツプ電圧の約1/2より低くなるような値にまで
低下する。その結果、トランジスタ６２のターン
オフが起こり、続いてトランジスタ６４のターン
オフが起こり、それらによつて第５図の回路で表
わされる第４図のMOS TOT４５のセルがター
ンオフする。しかしながら、MOS TOT４５全
体をターンオフさせるためにはMOS TOT４５
中の全てのセルがターンオフする必要がある。

第１図に示された実施例の場合と同じく、第４
図の実施例においてもまた、ターンオフ制御ゲー
ト５８の所要エネルギを小さくしかつ半導体基板
５９の大きな割合の部分を電流導通のために利用
するという目的が達成される。

次に第６図を見ると、本発明の第３の実施例を
成すMOS TOT７０の一部が示されている。図
示されたMOS TOT７０は、第１図のMOS
TOT１０と同様に２つのセルの半分ずつから成
つている。かかるMOS TOT７０は、第１図の
MOS TOT１０および第４図のMOS TOT４５
の特徴をあわせ持つている。詳しく言えば、
MOS TOT７０の第２の接合面７１より上方の
部分はMOS TOT１０の第２の接合面１８より
上方の部分と実質的に同じものとするのが適当で
あり、またMOS TOT７０の第２の接合面71よ
り下方の部分はMOS TOT４５の第２の接合面
７２より下方の部分と実質的に同じものをするの
が適当である。従つて以上の注釈に基づきながら
MOS TOT１０および４５に関する上記の説明
を考慮すれぱ、MOS TOT７０は理解できるは
ずである。

MOS TOT７０の図示された部分は２つのタ
ーンオフ制御ゲート（ゲートＡおよびゲートＢ）
を有し、それによつて下記の説明から明らかとな
るように一層高速の素子ターンオフが可能とな
る。

第６図のMOS TOT７０中の１つのセルを表
わす電気回路図である第７図を参照すれば、動作
の詳細を含めてMOS TOT７０を一層良く理解
することができる。なお第７図においては、ゲー
トＡ、ゲートＢ、陽極および陰極は第６図中の同
じ名称の電極に対応している。MOS TOT１０
中の第１〜４の領域１２〜１５が第３図中のトラ
ンジスタ３５および３６によつて表わされたのと
同様に、第６図のMOS TOT７５の４つの領域
（すなわちP₁ ⁺形エミツタ、N^-形ベース、Ｐ形ベ
ースおよびN₁ ⁺形は第７図中ではバイポーラトラ
ンジスタ７２および７４によつて表わされてい
る。上方のMOS FET７５は第６図中の上部の反
転チヤネル７７に関連するものであり、また下方
のMOS FET７８は第６図中の下部の反転チヤネ
ル８０に関するものである。MOS TOT１０お
よび４５に関する上記の説明からわかる通り、十
分な大きさを持つた負のバイアス電圧をゲートＡ
に印加すると、トランジスタ７４のベース・エミ
ツタ間電圧をそれのエネルギ・バンドギヤツプ電
圧の約1/2より低い値に低下させるのに十分な正
孔電流８１がＰ形ベースの正孔電流８２から分岐
し、それによつてトランジスタ７４のターンオフ
が起こる。その結果としてトランジスタ７２のタ
ーンオフも起こるが、MOS TOT７０のN^-形ベ
ース領域内におけるキヤリヤの再結合が素子タン
オフの過程において第２の接合面７１の逆方向バ
イアス後に起こるため、トランジスタ７２のター
ンオフは遅れることになる。本発明のこの実施例
によれば、MOS TOT７０のN^-形ベース領域内
におけるキヤリヤの再結合に原因する遅れが大幅
に回避される。すなわち、十分な電子電流８５
N^-形ベースの電子電流８４から抜取られ、そし
て分岐した電子電流８５はMOS FET７８を通つ
て陽極に導かれ、それによつてトランジスタ７２
のターンオフが起こるのである。このような結果
を達成するためには、トランジスタ７２のベー
ス・エミツタ間電圧をそれのエネルギ・バンドギ
ヤツプ電圧の約1/2より低い値に低下させるのに
十分な大きさを持つたバイアス電圧（この場合に
は正）をゲートＢに印加することによつてMOS
FET７８を駆動すればよい。従つてMOS TOT
７０の２つの内部領域（すなわちＰ形ベース領域
およびN^-形ベース領域）間のpn接合面（すなわ
ち第２の接合面７１）が逆バイアスされた後の内
部領域（この場合にはN^-形ベース領域）におけ
るキヤリヤの再結合の全体的な遅れを回避するこ
とによつて、高速のターンオフを実現するという
目的も達成されるものである。

第６図に例示された本発明の第３の実施例を具
体化するに当つては、MOS TOT７０のセル密
度（すなわちセルの大きさあるいはたとえば一部
のセルを削除する場合にはセルの数）は第２の接
合面７２の上下において同じである必要はない。
更にまた、最高速の素子ターンオフを達成するた
めには、ゲートＡ下方の全ての反転チヤネル（た
とえば反転チヤネル７７）を通過する総正孔電流
量がゲートＢに関連した全ての反転チヤネル（た
えば反転チヤネル８０）通過する総電子電流量に
ほぼ等しくなるようにし、それによつて第７図中
にそれぞれトランジスタ７２および７４として示
されるMOS TOT７０の下部および上部バイポ
ーラトランジスタ部分をほぼ同じ速度でターンオ
フさせればよい。このためには、MOS TOT７
０中の第２の接合面７１の上下におけるセル密度
が相異なつていなければならないこともある。た
とえば、MOS TOT７０の半導体基板８７がシ
リコンから成る場合、第２の接合面７１の上方に
おけるセル密度は下方におけるセル密度より高く
する必要がある。なぜなら、シリコンにおいては
正孔電流に対する抵抗の方が電子電流に対する抵
抗より大きいからである。そのため、正孔から成
るバイパス電流（図示せず）に関係した第２の接
合面７１の上方におけるセル密度を相対的に高く
し、それによりかかるバイパスキヤリヤ電流の流
路（図示せず）を短かくして流路の抵抗を所望の
値に制限することが必要である。

MOS TOT７０はまた、前述のMOS TOT１
０および４５の目的、すなわちターンオフ制御ゲ
ート（ゲートＡおよびゲートＢ）の所要エネルギ
を低減すると共に半導体基板８７の大きな割合の
部分を電流導通のために利用するという目的をも
達成するものである。

次に第８図を見ると、第６図のMOS TOT７
０の変形例を成すMOS TOT９０の一部が示さ
れている。MOS TOT７０とMOS TOT９０と
の相違点は、MOS TOT７０においては第１の
領域91および第４の領域９２が第６図では水平方
向位置に関して互いに整列しているのに対し、
MOS TOT９０においては第１の領域９４およ
び第４の領域９５が第８図では水平方向位置に関
して互いに食違つていることである。第６図の
MOS TOT７０は、電流通電容量が最大になる
という利点を有している。なぜなら、第１の領域
９１および第４の領域９２に隣接した（従つて下
部の反転チヤネル８０および上部の反転チヤネル
８０および上部の反転チヤル７７に隣接した）キ
ヤリヤ注入の少ない区域９７および９８は水平方
向位置に関して互いに整列しており、それによつ
てMOS TOT７０の電流通電容量を減少させる
ようなこれらの区域の影響が最小となるからであ
る。他方、第８図のMOS TOT９０ではターン
オフ速度が最大になる。なぜなら、水平方向位置
に関して下部の反転チヤネル（たとえばチヤネル
１０１）と食違つている上部の反転チヤネル（た
とえばチヤネル１００）には第１の領域９４に由
来する大量の正孔電流が供給され、また下部の反
転チヤネルには第４の領域９５に由来する大量の
電子電流が供給されるためである。上記の反転チ
ヤネル中を大量の正孔電流および電子電流がそれ
ぞれ流れる結果、第７図中のトランジスタ７２お
よび７４によつて示されるMOS TOT９０の上
部および下部トランジスタ部分は特に高速でター
ンオフすることになる。とは言え、MOS TOT
７０および９０が厚くなるに従つて上記のような
両者間の差異は顕著でなくなる。

本発明書中に記載されたMOS TOTを製造す
るに当つては、第１〜第３の領域は通常のサイリ
スタ製造技術を用いて形成することが好ましい。
なぜなら、少なくとも第１〜４の領域が本明細書
中に記載された各種の不純物濃度を有する場合、
第１および第２の接合面はそれぞれのMOS
TOTの主たる電圧阻止接合面を構成し、しかも
サイリスタ技術によればこれらの接合面を電圧阻
止目的にとつて有効なものとすることができるか
らである。更にまた、MOS技術の場合とは異な
り、キヤリヤの寿命は、当業界において公知のご
とく、順方向電圧を低くするように特に第２の領
域内において長くなければならない。ターンオフ
制御ゲートおよびそれに付随する絶縁層並びに第
５の領域は、通常の電界効果トランジスタ
（FET）製造技術を用いて形成するのが適当であ
る。なお、第４の領域はサイリスタまたはFET
製造技術を用いて形成するのが適当である。

次の第９図を見ると、本発明の好適な具体例の
諸相が示されている。この図はMOS TOT１１
０の一部を示すもので、それの半導体基板はシリ
コンウエーハから成り、また第１〜４の領域１１
２〜１１５の各々はウエーハの主面と実質的に整
列した層かな成つている。MOS TOT１１０の
区域１１７は、第１図に示されたMOS TOT１
０の右側に相当している。MOS TOT１１０に
おけるセルの形状は正方形であり、かつ各々のセ
ルはそれによつてほぼ同量の素子電流がターンオ
フされるように形成配置されている。ターンオフ
ゲート電極１１８はＰ形またはＮ形のポリシリコ
ンから成つていて、かかるポリシリコンはそれの
導電率を増大させると共にゲート電極１１８の関
連する全てのセルをほぼ同時にターンオフさせ得
るようにするため極めて高い不純物濃度を有して
いる。ゲート電極１１８は実質的に長方形の横断
面を有し、かつ絶縁層１２０がそれの下面、上面
および側面を取巻くスリーブを形成している。絶
縁層１２０は、MOS TOT１１０の半導体基板
の酸化物、付着させた窒化物、またはそれらの組
合せから成つている。陰極１２１はMOS TOT
１１０の図示された部分の上面全域に付着してお
り、かつ絶縁層１２０によつてゲート電極１１８
から絶縁されている。

MOS TOT１１０の区域１２２には、陰極・
エミツタ短絡部が示されている。区域１２２にお
いては、陰極１２１が半導体基板の全面にわたつ
ている。この区域ではゲート電極１１８は半導体
基板との相互作用を示さないから、ゲート電極１
１８は存在しない方が有利である。陰極１２１は
N⁺形エミツタ領域１１５およびＰ形ベース領域
１１４の一部に接続されて両者を電気的に短絡
し、それによつて半導体基板内の雑音や熱電流に
原因した不正ターンオンに対するMOS TOT１
１０の感度を低下させる。区域１２２内のP⁺形
領域は、区域１１７の第４の領域１２３内のP⁺
形領域と異なつて、いかなる電気的機能も果たさ
ないが、素子の製造を簡易化するため便宜的に配
置されてる。陰極・エミツタ短絡部は、本発明の
諸要素を組込んだMOS TOT１１０中のセル
（たとえば区域１１７内のセル）間にまばらなが
らも規則的に散在して設けることが好ましい。こ
のようにすれば、MOS TOT１１０をオフ状態
に保つためターンオフ制御ゲート１１８にバイア
ス電圧を印加し続ける必要がなくなる。上記のご
とき陰極・エミツタ短絡の使用に代えて、あるい
はそれに加えて、P⁺形エミツタ領域１１２とN^-
形ベース領域１１３とを接続する陽極１２５によ
つて区域１２４内に形成された電気的短絡部のご
とき陽極・エミツタ短絡部を設けることもでき
る。かかる陽極・エミツタ短絡部もまた、本発明
の諸要素を組込んだMOS TOT１１０中のセル
（たとえば区域１１７内のセル）間にまばらなが
らも規則的に散在して設けることが好ましい。陽
極・エミツタ短絡部は、陰極・エミツタ短絡部と
同じく、半導体基板内の雑音や熱電流に原因した
不正ターンオンに対するMOS TOT１１０の感
度を低下させるのに役立つ。陽極・エミツタ短経
部はまた、MOS TOT１１０のスピードアツプ
にも役立つ。なお、陽極・エミツタ短絡部を持つ
たMOS TOT１１０は逆方向電圧を阻止できな
いために当業者では非対称素子として知られてい
る。陰極・エミツタ短絡部それ自体および陽極・
エミツタ短絡部それ自体は当業界において公知の
ものである。

本発明書中に記載された各種のMOS TOTを
ターンオンさせるためのゲート手段は特に図示さ
れていないが、これらのMOS TOTがいかなる
通常のゲート手段によつても適宜にターンオンさ
せ得ることは当業者にとつて自明であろう。たと
えば、第２または第３の領域に接続されたターン
オンゲート電極の使用により、本明細書中に記載
されたMOS TOTのいずれもターンオンさせる
ことができる。また、デイー・カーン（D.
Kahng）編「シリコン・インテグレーテツド・サ
ーキツツーパートＢ（Silicon lntegrated
Circuits―PartB）」（アカデミツク・プレス、
1981年）の265〜267頁に記載されているような
MOSターンオンゲートを用いてこれらのMOS
TOTをターンオンさせることもできる。MOS
TOTをターンオンさせるための別の適当な技術
としては光によるターンオンがある。本発明はま
た、半導体基板内の雑音または熱電流（あるいは
それらの組合せ）によるTOTのターンオンの実
用化をも可能にする。かかる雑音や熱電流は、た
とえば、エー・ブリチヤー（A.Blicher）著「サ
イリスタ・フイジツクス（Thyristor Physics）」
（シユプリングラー・フエアラーク、1976年）の
第６章に「無ゲート駆動時における望ましくない
サイリスタのトリガ」として既に記述されてい
る。このようなターンオンを実現するためには、
MOS TOTが上記のごとき陰極・エミツタ短絡
部や陽極を含まず、従つて雑音または熱電流（あ
るいはそれらの組合せ）によるターンオンに対し
てMOS TOTが高い感度を示すことが必要であ
る。そうすれば、MOS TOTは当業者にとつて
公知のごとく適当な環境内においてターンオンす
ることになる。この場合、MOS TOTのターン
オフは本発明書中に記載されたターンオフ制御ゲ
ートを用いて達成することができる。

本発明の更に別の実施例を成すMOS TOTと
して、上記素子のいずれかと構造的に類似したも
のがある。ただしこの場合には、それの分布バイ
パスキヤリヤ電流路のバイパスキヤリヤに対する
抵抗がゲートのバイアスのみによつて素子をター
ンオフさせるには高過ぎるように設計される。か
かる素子は通常のサイリスタと同様に転流によつ
てターンオフさせなければならない。すなわち、
素子をターンオフさせるためには陽極・陰極間電
圧の極性を逆転させなければならないのである。
とは言え、かかるMOS TOTは通常のサイリス
タよりも遥かに高速でターンオフすることができ
る。その上、分布バイパス電流路の抵抗を低下さ
せるために役立つ上記のごとき設計上の考慮事項
を緩和することもできる。たとえば、かかる素子
は前述のMOS TOTより大きいセル寸法を有し
ていてもよく、従つてより高い歩留りをもつて製
造することができる。

以上、例示の目的で本発明の若干の好適な実施
例を記載したが、それらの数多くの変更や修正を
加え得ることは当業者にとつて自明であろう。た
とえば、本明細書中に記載されたMOS TOTの
（N^-形として示された）第２の領域について、第
１の領域に接触した部分が残部よりも実質的に高
い不純物濃度を有するように変更することができ
る。こうして得られたMOS TOTは、当業界に
おいて非対称素子として知られるものである。こ
の場合、第２の領域の残部の抵抗を適宜に増大さ
せるならば、素子を更に薄くしても同じ順方向電
圧を阻止することができる。かかる薄形の素子
は、第２の領域中に不純物濃度のより高い部分を
持たない素子に比べて著しく高速であると同時に
低い順方向電圧降下を示す。上記の非対称素子は
逆方向電圧を阻止することができないから、同様
に非対称素子をもたらす陽極・エミツタ短絡部を
も組込んだ方が好ましい。更にまた、本明細書中
に記載されたMOS TOTはプレーナ拡散技術に
より製造されたものとして示されているが、素子
の半導体基板中に溝を形成することを含むような
その他の技術も全く同様に使用することがきる。
かかる溝は、優先エツチング剤または等方性エツ
チング剤のいずれを使用するかに応じ、また
MOS TOTの半導体基板がいかなる結晶配向を
有するかに応じて様々な形状を有し得る。かかる
溝の形状の可能範囲は当業者にとつて自明であろ
う。たとえば、デイー・カーン編「シリコン・イ
ンテグレーテツド・サーキツツーパートＢ」（ア
カデミツク・プレス、1981年）の209〜210頁に詳
述されている通り、一般にはＶ字形の溝が使用さ
れる。本発明は記載されたMOS TOTに含まれ
る各種領域の特定の形状に依存しない。それ故、
その他の形状を持つたこれらの領域を使用するこ
ともできる。たとえば、平面状の共通表面内に全
てのpn接合が終端部を有するようなプレーナ形
のMOS TOTを製造することもできる。更にま
た、たとえば第１図について述べると、本発明は
第４の領域１５が特定の形状を有することを要求
しない。それ故、第４の領域１５はたとえば細長
い形や円形のものであつてもよい。同様に、たと
えば第４図について述べると、本発明は第１の領
域４７が特定の形状を有することを要求しない。
それ故、第１の領域４７はたとえば細長い形や円
形のものであつてもよい。更にまた、本発明は記
載のＮ形領域の代りにＰ形領域を使用しかつ記載
のＰ形領域の代りにＮ形領域を使用した相補的な
素子に対しても適用することができる。したがつ
て、前記特許請求の範囲は本発明の精神および範
囲から逸脱しないものであれば全ての変形実施例
を包括するものであることが理理解されるべきで
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を成すMOS TOT
の一部の概略断面図、第２図は第１図のMOS
TOTの各種パラメータをかかる素子のバイパス
電流路の抵抗に対してプロツトした関係図、第３
図は第１図に示されたMOS TOTの一部を表わ
す電気回路図、第４図は本発明の別の実施例を成
すMOS TOTの一部の概略断面図、第５図は第
４図に示されたMOS TOTの一部を表わす電気
回路図、第６図は本発明の更に別の実施例を成す
MOS TOTの一部の概略断面図、第７図は第６
図に示されたMOS TOTの一部を表わす電気回
路図、第８図は第６図に示された実施例の変形例
を成すMOS TOTの一部の概略断面図、そして
第９図は本発明の好適な具体例の諸相を示す概略
断面斜視図である。図中、１１は半導体基板、１２は第１の領域、
１３は第２の領域、１４は第３の領域、１５は第
４の領域、１７は第１の接合面、１８は第２の接
合面、１９は第３の接合面、２１は第５の領域、
２２は第４の接合面、２４は第１の電極、２５は
第２の電極、２７は第３の電極、３０は絶縁層、
３１は反転チヤネル、３２はバイパスキヤリヤ電
流路、４７は第１の領域、４８は第２の領域、４
９は第３の領域、５０は第４の領域、５２は第１
の電極、５３は第２の電極、５５はバイパスキヤ
リヤ電流路、５７は反転チヤネル、５８は第３の
電極、５９は半導体基板、６０は絶縁層、６１は
第５の領域、７１は第２の接合面、７７は第１の
反転チヤネル、８０は第２の反転チヤネル、８７
は半導体基板、９１は第１の領域、９２は第４の
領域、９４は第１の領域、９５は第４の領域、１
００は第１の反転チヤネル、そして１０１は第２
の反転チヤネルを表わす。

Claims

【特許請求の範囲】１ (a)上側ベース層及び下側ベース層により互い
に隔離された上側エミツタ層及び下側エミツタ
層、並びに前記上側エミツタ層に隣接していて該
上側エミツタ層により前記上側ベース層から隔離
された、該上側ベース層と同じ一導電形の上側タ
ーンオフ領域を含む半導体材料のウエーハであつ
て、その中に実質的に同一の複数個のセルを持
ち、１つのセルが前記上側エミツタ層及び前記上
側ターンオフ領域を含み、残りのセルの各々が別
の夫々の上側エミツタ層及び該夫々の上側エミツ
タ層に隣接する別の夫々の上側ターンオフ領域を
含んでいるウエーハと、(b)前記下側エミツタ層に
電気的に接続された第１の電極と、(c)前記上側エ
ミツタ層の各々と前記上側ターンオフ領域の各々
とに電気的に接続された第２の電極と、(d)複数の
ゲート部分から成る唯１つの上側ターンオフゲー
ト電極であつて、各々のゲート部分が夫々の上側
エミツタ層から絶縁されて隔たつていて、該上側
エミツタ層に隣接する前記上側ターンオフ領域か
ら前記上側層まで該上側エミツタ層をまたがつて
伸びている唯１つの上側ターンオフゲート電極と
を備え、(e)半導体材料の前記ウエーハが更に、前
記下側エミツタ層に隣接していた該下側エミツタ
層により前記下側ベース層から隔離された、該下
側ベース層と同じ導電形の下側ターンオフ領域を
含んでいて、前記ウエーハはその中に実質的に同
一の複数個の第２のセルを持ち、１つの第２のセ
ルは前記下側エミツタ層及び前記下側ターンオフ
領域を含み、残りの第２のセルの各々は別の夫々
の下側エミツタ層及び該夫々の下側エミツタ層に
隣接する別の夫々の下側ターンオフ領域含んでお
り、(f)前記第１の電極が更に前記下側ターンオフ
領域の夫々に電気的に接続されており、更に(g)複
数のゲート部分からなる唯１つの下側ターンオフ
ゲート電極が設けられていて、該下側ターンオフ
ゲート電極の各々の部分が夫々の下側エミツタ層
から絶縁されて隔たつていると共に該下側エミツ
タ層に隣接する下側ターンオフ領域から前記下側
ベース層まで該下側エミツタ層をまたがつて伸び
ていることを特徴とする一体の電界効果トランジ
スタ・ターンオフ構造を備えた多セル形サイリス
タ。２前記下側エミツタ層の第１の部分が約10¹⁸原
子／cm³を越える最大不純物濃度を有し、少なくと
も前記下側ベース層の内の前記上側ベース層に隣
接する部分が約10¹⁶原子／cm³より低い最大不純物
濃度を有し、前記上側ベース層が約10¹²原子／cm³
より低い最大不純物濃度を有し、前記上側エミツ
タ層の第１の部分が約10¹⁸原子／cm³を越える最大
不純物濃度を有する、特許請求の範囲第１項記載
のサイリスタ。３前記上側及び下側ターンオフ領域の各々が約
10¹⁸原子／cm³を越える不純物濃度を有する、特許
請求の範囲第２項記載のサイリスタ。４前記下側エミツタ層が前記唯１つの下側ゲー
ト電極の直ぐ下に絶縁されて隔たる第２の部分を
含み、この第２の部分は約10¹⁷原子／cm³より低い
不純物濃度を有し、前記上側エミツタ層が前記唯
１つの上側ゲート電極の直ぐ下に絶縁されて隔た
る第２の部分を含み、この第２の部分が約10¹⁷原
子／cm³より低い不純物濃度を有する、特許請求の
範囲第１項記載のサイリスタ。５前記下側エミツタ層、前記下側ベース層、前
記上側ベース層及び前記上側エミツタ層の各々が
前記ウエーハの主面に実質的に平行な層からな
る、特許請求の範囲第１項記載のサイリスタ。６前記半導体材料がシリコンである、特許請求
の範囲第１項記載のサイリスタ。７前記上側ベース層がＰ形の半導体材料からな
る、特許請求の範囲第１項記載のサイリスタ。８前記第１及び第２の電極がそれぞれ前記上側
及び下側ベース領域に対して電気的に接続されて
いない、特許請求の範囲第１項記載のサイリス
タ。９前記下側ターンオフゲート電極がポリシリコ
ンからなる、特許請求の範囲第１項記載のサイリ
スタ。１０前記下側ターンオフゲート電極を取巻く絶
縁層のスリーブが形成されている、特許請求の範
囲第９項記載のサイリスタ。１１前記第１の電極が前記下側ベース層に電気
的に接続されている、特許請求の範囲第１項記載
のサイリスタ。１２前記第２の電極が前記上側ベース層に電気
的に接続されている、特許請求の範囲第１項記載
のサイリスタ。