JPS62291173A - 遮断可能な高出力半導体素子 - Google Patents
遮断可能な高出力半導体素子Info
- Publication number
- JPS62291173A JPS62291173A JP62138839A JP13883987A JPS62291173A JP S62291173 A JPS62291173 A JP S62291173A JP 62138839 A JP62138839 A JP 62138839A JP 13883987 A JP13883987 A JP 13883987A JP S62291173 A JPS62291173 A JP S62291173A
- Authority
- JP
- Japan
- Prior art keywords
- wall
- layer
- cathode
- region
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000002800 charge carrier Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 claims 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- 241000863814 Thyris Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical class [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
本発明は特許請求の範囲第１項の導入部に記載のフィー
ルド制御サイリスタの形式の遮断可能な半導体素子に関
する。このような素子は例えばＨＰ−八２０１７８３８
７号に記載されている。
ルド制御サイリスタの形式の遮断可能な半導体素子に関
する。このような素子は例えばＨＰ−八２０１７８３８
７号に記載されている。
フィールド制御半導体素子は各様の構造のものが各様の
名称にて公知である。これらの公知の素子群のうち、基
本的には２種類の機能−Ｉ−異なる素子がある。すなわ
ち、例えば多数キャリヤ導体を有するＭＯ５ＦＩＥＴ−
”またはＪＦＰ、Ｔ”’ 型の電界効果トランジスタの
ような単極構造並びに、例えばフィールド制御サイリス
タＦｃＴｈ）または静的誘導サイリスタ５ＩＴｈ （Ｓ
ｔａｔｉｃ Ｉ ｎｄｕｃｔｉｏｎ Ｔｈｙｒｉ
ｓｔｏｒ）のような双極キャリヤ注入の素子である。（
０モス電界効果型、″）接合電界効果型） 高出力の用途には物理的な理由からとくに後者の双極構
造のものが適しており、その動作態様は冒頭に示した文
献に記載されている。
名称にて公知である。これらの公知の素子群のうち、基
本的には２種類の機能−Ｉ−異なる素子がある。すなわ
ち、例えば多数キャリヤ導体を有するＭＯ５ＦＩＥＴ−
”またはＪＦＰ、Ｔ”’ 型の電界効果トランジスタの
ような単極構造並びに、例えばフィールド制御サイリス
タＦｃＴｈ）または静的誘導サイリスタ５ＩＴｈ （Ｓ
ｔａｔｉｃ Ｉ ｎｄｕｃｔｉｏｎ Ｔｈｙｒｉ
ｓｔｏｒ）のような双極キャリヤ注入の素子である。（
０モス電界効果型、″）接合電界効果型） 高出力の用途には物理的な理由からとくに後者の双極構
造のものが適しており、その動作態様は冒頭に示した文
献に記載されている。
公知の構造の上記の動作態様は通常、制御用に接合電界
効果型トランジスタ）の原理を用いたものである。
効果型トランジスタ）の原理を用いたものである。
微細に区分され、陰極領域と交番するゲー１または制御
ゾーンでは、適宜のゲート電圧を印加し、膨張する空間
電荷ゾーンを形成することにより、電荷キャリヤ弱体化
領域が作成され、この領域はゲート電圧の上昇と共に、
導電チャネル領域内に膨張し、引き続きチャネル令頁域
の圧縮によって電流を中断ないし遮断する。
ゾーンでは、適宜のゲート電圧を印加し、膨張する空間
電荷ゾーンを形成することにより、電荷キャリヤ弱体化
領域が作成され、この領域はゲート電圧の上昇と共に、
導電チャネル領域内に膨張し、引き続きチャネル令頁域
の圧縮によって電流を中断ないし遮断する。
フィールド制御サイリスタはゲー１へ電圧がない場合は
導通状Ｂ （ＯＮ−状態）にあり、適宜なゲート電圧の
印加により始めて遮断される。このようなサイリスタ構
造の寸法設定と構成にとって上記のことは、完全に電流
が流れる際に素子において降下する出力を制限するには
、導通時抵抗（ＯＮ＝抵抗）はできるだけ小さいことが
望ましいということを意味する。他方では、素子のゲー
ト−陰極構造は、できるだけ良好な制御性が達成される
よ・うに、すなわち少ないゲート電圧及びゲート電流で
高出力が接続可能であるように設計する必要がある。
導通状Ｂ （ＯＮ−状態）にあり、適宜なゲート電圧の
印加により始めて遮断される。このようなサイリスタ構
造の寸法設定と構成にとって上記のことは、完全に電流
が流れる際に素子において降下する出力を制限するには
、導通時抵抗（ＯＮ＝抵抗）はできるだけ小さいことが
望ましいということを意味する。他方では、素子のゲー
ト−陰極構造は、できるだけ良好な制御性が達成される
よ・うに、すなわち少ないゲート電圧及びゲート電流で
高出力が接続可能であるように設計する必要がある。
個々の陰極フィンガを相互に分離するみぞの床」二にｐ
−ドーピングされたゲート６ｉ域が配置されているＲＰ
−八１０１２１０６８号から公知のＦｃＴｈの構造から
発して、ＥＰ−＾２１７８３８７ 号では、ＦｃＴｈの
ブロック増強を、ひいてはＦｃＴｈの制御性を改良する
ため、ｐ−ドーピングされたゲート領域をみぞ壁部まで
延長することが提案されている。
−ドーピングされたゲート６ｉ域が配置されているＲＰ
−八１０１２１０６８号から公知のＦｃＴｈの構造から
発して、ＥＰ−＾２１７８３８７ 号では、ＦｃＴｈの
ブロック増強を、ひいてはＦｃＴｈの制御性を改良する
ため、ｐ−ドーピングされたゲート領域をみぞ壁部まで
延長することが提案されている。
みぞ壁部まで拡張されたこのようなゲート領域によって
、フィールド制御は陰極フィンガ内に延びるチャネルの
深さ全体に及んで達成される。それにより、相当に低い
ゲート電圧によって各陰極フィンガの遮断が保証される
。
、フィールド制御は陰極フィンガ内に延びるチャネルの
深さ全体に及んで達成される。それにより、相当に低い
ゲート電圧によって各陰極フィンガの遮断が保証される
。
ゲーＮＪ域の拡張により達成された制御特性の改良と共
に、当然サイリスタの導通状態に問題が生じてくる。す
なわち、ＯＮ−状態では陰極フィンガ内のｎ−ドーピン
グされたチャネルは電荷ギヤリヤによって満たされはし
ない。何故ならば陽極から注入された正孔電子はｐ−ド
ーピングされたゲート領域を越えてみぞ壁部内に流出す
るからである。チャネル領域内でのこのような電荷キャ
リヤの弱体化の結果、ゲート電極が固定電位でない場合
（浮動ゲート）でも高いＯＮ−抵抗が生ずる。
に、当然サイリスタの導通状態に問題が生じてくる。す
なわち、ＯＮ−状態では陰極フィンガ内のｎ−ドーピン
グされたチャネルは電荷ギヤリヤによって満たされはし
ない。何故ならば陽極から注入された正孔電子はｐ−ド
ーピングされたゲート領域を越えてみぞ壁部内に流出す
るからである。チャネル領域内でのこのような電荷キャ
リヤの弱体化の結果、ゲート電極が固定電位でない場合
（浮動ゲート）でも高いＯＮ−抵抗が生ずる。
本発明の目的は、導通特性に悪影響を及ばずことなく改
良された制御性を備えたｔＡｋ細区分されたゲート、陰
極構造を有するフィールド制御サイリスタを製造するこ
とである。
良された制御性を備えたｔＡｋ細区分されたゲート、陰
極構造を有するフィールド制御サイリスタを製造するこ
とである。
この目的は冒頭に述べた種類の遮断可能な高出力半導体
素子において、特許請求の範囲第１項の特徴記載部の特
徴により達成される。
素子において、特許請求の範囲第１項の特徴記載部の特
徴により達成される。
本発明の核心は、みぞ壁部の領域に付加的に制御手段を
設け、しかしこの手段はＯＮ抵抗を全くまたはほとんど
増大しないように構成されていることである。
設け、しかしこの手段はＯＮ抵抗を全くまたはほとんど
増大しないように構成されていることである。
詳細には前記手段として従属クレームに記載の３つの異
なる実施例を示しである。
なる実施例を示しである。
第１の実施例は本来のゲート領域よりも明らかに少ない
ｐ−ドーピング部分を備えた壁部層をみぞ壁部に含んで
いる。
ｐ−ドーピング部分を備えた壁部層をみぞ壁部に含んで
いる。
第２の実施例はみぞ壁部の領域に、みぞ壁部の上に配設
された絶縁層を備え、その」−に拡張されたゲート接点
が延在するＭＯＳ−ＦＥＴ原理に基づく電界効果制御機
構を含んでいる。
された絶縁層を備え、その」−に拡張されたゲート接点
が延在するＭＯＳ−ＦＥＴ原理に基づく電界効果制御機
構を含んでいる。
第３の実施例はみぞ壁部の領域にＮＰＮ）ランリスク構
造を設け、これはｎ−ドーピングされたチャネル領域と
、みぞ壁部内に組込まれたｐ−ドーピングされた壁部層
と、みぞ壁部−ヒで拡張され、壁部層内に組込まれたｎ
−１’−ピングされた陰極領域とから成っている。
造を設け、これはｎ−ドーピングされたチャネル領域と
、みぞ壁部内に組込まれたｐ−ドーピングされた壁部層
と、みぞ壁部−ヒで拡張され、壁部層内に組込まれたｎ
−１’−ピングされた陰極領域とから成っている。
次に本発明の実施例を添付図面を参照しつつ詳細に説明
する。
する。
第１図はＥＰ−八１０１７８３８７号がら公知であるＦ
ｃＴｈの構造の横断面図を示す。
ｃＴｈの構造の横断面図を示す。
陽極側の金属陽極接点７と、陰極側の金属陰極接点１の
間には、ｐ＋−ドーピングされた陽極層６と、ｎ−−ド
ーピングされたチャネル層５とｎ＋−ドーピングされた
陰極領域３とを含む一列の異なるドーピング層が配置さ
れている。
間には、ｐ＋−ドーピングされた陽極層６と、ｎ−−ド
ーピングされたチャネル層５とｎ＋−ドーピングされた
陰極領域３とを含む一列の異なるドーピング層が配置さ
れている。
個々の陰極領域３は相互に深く狭いみぞ１ｏによって区
分され、チャネル層５の各々前記陰極領域の下にある領
域と共に、個々の狭い陰極フィンガ１４を形成している
。みぞ１０の床およびみぞ壁部９にはｐ−ドーピングさ
れたゲート領域８が組込まれ且つみぞ床部の領域には金
属ゲート接点２が設けられている。
分され、チャネル層５の各々前記陰極領域の下にある領
域と共に、個々の狭い陰極フィンガ１４を形成している
。みぞ１０の床およびみぞ壁部９にはｐ−ドーピングさ
れたゲート領域８が組込まれ且つみぞ床部の領域には金
属ゲート接点２が設けられている。
さて、ゲート接点２に負のデーｌ−電圧が印加されると
、ゲート領域８とチャネル層５の間のＰＮ転移部には、
ゲート電圧の上昇と共に陰極フィンガ１４内にあるチャ
ネル領域に膨張し、電荷キャリヤの領域を空にする空間
電荷ゾーンが形成される。この制御効果はみぞ領域９上
で拡張されるゲート領域８によって実質的に陰極フィン
ガの深さ全体に及んで有効であるので、この公知の構造
により特に有利な制御特性が達成される。
、ゲート領域８とチャネル層５の間のＰＮ転移部には、
ゲート電圧の上昇と共に陰極フィンガ１４内にあるチャ
ネル領域に膨張し、電荷キャリヤの領域を空にする空間
電荷ゾーンが形成される。この制御効果はみぞ領域９上
で拡張されるゲート領域８によって実質的に陰極フィン
ガの深さ全体に及んで有効であるので、この公知の構造
により特に有利な制御特性が達成される。
しかし素子がＯＮ−状態にある場合、拡張されたゲート
領域８は欠点を伴う。第１図の点線の矢印で示すように
、陰極フィンガ１４内のチャネルはＯＮ−状態では自由
に移動可能な電荷キャリヤ、ここでは正孔電子によって
満たされない。何故ならば陽極層６からチャネル層５内
に注入されたこの正孔電子は（第１図でば■で示す）、
矢印方向にみぞ壁部９内の拡張されたｐ−１′−ピング
・ゲート領域を越えて陰極側に流出するからである。
領域８は欠点を伴う。第１図の点線の矢印で示すように
、陰極フィンガ１４内のチャネルはＯＮ−状態では自由
に移動可能な電荷キャリヤ、ここでは正孔電子によって
満たされない。何故ならば陽極層６からチャネル層５内
に注入されたこの正孔電子は（第１図でば■で示す）、
矢印方向にみぞ壁部９内の拡張されたｐ−１′−ピング
・ゲート領域を越えて陰極側に流出するからである。
しかしチャネル領域は電荷キャリヤにより満たされてい
ないので、チャネル領域は比較的高い抵抗を有し、これ
は素子のＯＮ−抵抗の上界として表われる。
ないので、チャネル領域は比較的高い抵抗を有し、これ
は素子のＯＮ−抵抗の上界として表われる。
さて本発明は陰極フィンガ１４の断面として第２図に示
され、ＥＰ−＾１０１２１０６ｆ１号で公知である陰極
構造から発している。この場合、ゲート領域は基本的に
みぞ１０の床部だけに限定されている。
され、ＥＰ−＾１０１２１０６ｆ１号で公知である陰極
構造から発している。この場合、ゲート領域は基本的に
みぞ１０の床部だけに限定されている。
みぞ壁部９の領域には本発明に基づき付加的に制御手段
が設けられ、これは拡張されたゲ・−ト領域を有する公
知の解決策とは異なり、素子のＯＮ−抵抗を全くあるい
はほとんど増大させない。
が設けられ、これは拡張されたゲ・−ト領域を有する公
知の解決策とは異なり、素子のＯＮ−抵抗を全くあるい
はほとんど増大させない。
本発明に基づく付加的手段の形成のための第１の実施例
は第３図Ａに示しである。この実施例では、みぞ壁部９
内に、ゲート領域８から陰極領域３へと達する壁部層４
が組込まれている。
は第３図Ａに示しである。この実施例では、みぞ壁部９
内に、ゲート領域８から陰極領域３へと達する壁部層４
が組込まれている。
壁部層４はゲート領域同様にｐ−ドーピングされている
。しかし第１図の公知の解決策とは異なり、双方のｐ−
１′−ピング部はその密度が同一ではなく段階付けられ
ており、壁部層４はデーｌ−領域８よりも明確にドーピ
ング密度が低い。
。しかし第１図の公知の解決策とは異なり、双方のｐ−
１′−ピング部はその密度が同一ではなく段階付けられ
ており、壁部層４はデーｌ−領域８よりも明確にドーピ
ング密度が低い。
ドーピング密度にこのような段階付けが行なわれること
によって、陰極フィンガ１４のチャネル領域から引出さ
れ、壁部層４を越えて陰極へと誘導される正孔電子は著
しく減少する。
によって、陰極フィンガ１４のチャネル領域から引出さ
れ、壁部層４を越えて陰極へと誘導される正孔電子は著
しく減少する。
ドーピング密度を段階付けする代りに、壁部層４の厚さ
を縮小することによっても同様の効果が達成できる。こ
の場合も、みぞ壁部９に沿った壁部層４の抵抗は増大す
るので、素子のＯＮ □ ｌｌｊ抗はチャネル領域から
の電荷キャリヤの引出しによってはほとんど増大しない
。
を縮小することによっても同様の効果が達成できる。こ
の場合も、みぞ壁部９に沿った壁部層４の抵抗は増大す
るので、素子のＯＮ □ ｌｌｊ抗はチャネル領域から
の電荷キャリヤの引出しによってはほとんど増大しない
。
第３図Ａの実施例の導通特性を改善するため、相互に独
立して適宜に選択可能な２つのパラメタが用いられる。
立して適宜に選択可能な２つのパラメタが用いられる。
すなわち壁部層４の厚さと、そのドーピング密度である
。
。
次に本発明を説明するため、段階付けされたド一ピング
密度に関連する寸法設定の一例を示す。
密度に関連する寸法設定の一例を示す。
フィンガ幅Ｂ：３０／１１１１
みぞ深さＴ ：３５−
陰極領域３の厚さ：４卿
壁部層４の厚さ２４戸
ゲート領域８の張出しａ：１０声
ゲート領域８の縁部ドーピング密度： ４．１０１１０
ｌ６”壁部層４の縁部ドーピング密度： ３．１０Ｉ１
０ｌ５”壁部層４０寸法設定の一般的条件は次のように
定めることができる。
ｌ６”壁部層４の縁部ドーピング密度： ３．１０Ｉ１
０ｌ５”壁部層４０寸法設定の一般的条件は次のように
定めることができる。
壁部層４の厚さとドーピング密度は次のように選択しな
ければならない。
ければならない。
ａ）全負荷、すなわち導通状態における全負荷電流の場
合、陰極フィンガに入る正孔電流の１／３以下が陰極へ
と導通され、且つ ｂ）電界が最大限に発生した場合、壁部層４から電荷キ
ャリヤが未だ完全には除去されないように、ずなわち壁
部層４とチャネル層５の間のＰＮ・転移部の空間電荷ゾ
ーンが未だみぞ壁部に衝突しないようにする。
合、陰極フィンガに入る正孔電流の１／３以下が陰極へ
と導通され、且つ ｂ）電界が最大限に発生した場合、壁部層４から電荷キ
ャリヤが未だ完全には除去されないように、ずなわち壁
部層４とチャネル層５の間のＰＮ・転移部の空間電荷ゾ
ーンが未だみぞ壁部に衝突しないようにする。
ゲート領域８に関しては、寸法設定は公知の技術水準を
踏郭することができる。
踏郭することができる。
第３図Ａの実施例においては、壁部層の意図的に高い抵
抗を短絡して、追求する成果を無駄にしないようにみぞ
壁部９は無金属でなければならない。
抗を短絡して、追求する成果を無駄にしないようにみぞ
壁部９は無金属でなければならない。
それにもかかわらず、素子の製造に際してゲート接点２
の金属化を技術的な理由から、みぞ床部に限定するので
はなく （第３図Ａの場合）、側壁−ヒにも延ばさなけ
ればならない場合は、壁部層４を例えばＳｉＯ□のよう
な絶縁材料から成るみぞ壁部９上に被覆された壁被覆層
１２によって短絡から防止する必要がある。
の金属化を技術的な理由から、みぞ床部に限定するので
はなく （第３図Ａの場合）、側壁−ヒにも延ばさなけ
ればならない場合は、壁部層４を例えばＳｉＯ□のよう
な絶縁材料から成るみぞ壁部９上に被覆された壁被覆層
１２によって短絡から防止する必要がある。
本発明の第２の実施例は第３図Ｂに示しである。
この実施例においては、陰極フィンガ１４には壁部層は
設けていない。制御特性の改善はむしろ、みぞ壁部９の
領域における絶縁層１３とその下に拡張されたゲート接
点とから成るＭＯＳ−ＦＥＴの構造によって達成される
。
設けていない。制御特性の改善はむしろ、みぞ壁部９の
領域における絶縁層１３とその下に拡張されたゲート接
点とから成るＭＯＳ−ＦＥＴの構造によって達成される
。
例えば厚さ０．２−の二酸化シリコン層から成る絶縁層
１３は好適にみぞ壁部９−１−での酸化によって作成さ
れる。金属電極としては、例えばアルミニウム層の形式
の前記絶縁層上のゲート接点拡張部が機能する。
１３は好適にみぞ壁部９−１−での酸化によって作成さ
れる。金属電極としては、例えばアルミニウム層の形式
の前記絶縁層上のゲート接点拡張部が機能する。
この構成の機能態様は次の）ｍりである。
ｌ１ｆｔｉ状態では陰極フィンガ１４ば絶縁層１３の絶
縁特性ゆえに第２図に示す従来型の構造を呈する。チャ
ネル領域を満たす正孔電子の引込みは行なわれない。
縁特性ゆえに第２図に示す従来型の構造を呈する。チャ
ネル領域を満たす正孔電子の引込みは行なわれない。
ゲートを介した遮断の際に、ゲート領域８を介して公知
の態様にて電荷キャリヤがチャネル層５から引出され、
その際、ｎ−ドーピングされたチャネル層５に拡散され
たｐ−ドーピング・ゲート領域８は接合型ＦＥＴ（電界
効果トランジスタ）同様の機能を果たす。
の態様にて電荷キャリヤがチャネル層５から引出され、
その際、ｎ−ドーピングされたチャネル層５に拡散され
たｐ−ドーピング・ゲート領域８は接合型ＦＥＴ（電界
効果トランジスタ）同様の機能を果たす。
この従来型の制御機構を補足して、ＭＯＳ−ＰＩ！Ｔ構
造によるフィールド制御がみぞ壁部９で開始され、その
結果、チャネルは遮断時にゲート領域８の高さだけでは
なく、陰極フィンガ１４の深さ全体に及んで狭窄される
。従って第３図Ｂに基づ＜ＭＯＳ、−ＰＥＴ ｍ構によ
って、導通状態における特性を劣化させることなく、制
御の改善が達成される。
造によるフィールド制御がみぞ壁部９で開始され、その
結果、チャネルは遮断時にゲート領域８の高さだけでは
なく、陰極フィンガ１４の深さ全体に及んで狭窄される
。従って第３図Ｂに基づ＜ＭＯＳ、−ＰＥＴ ｍ構によ
って、導通状態における特性を劣化させることなく、制
御の改善が達成される。
導通特性は、絶縁層１３の製造時の表面仕上状態の粗い
酸化により、陰極フィンガ１４を満たす電荷キャリヤの
みぞ壁部９への再結合が減少すれば、付加的に更に改善
することも可能である。
酸化により、陰極フィンガ１４を満たす電荷キャリヤの
みぞ壁部９への再結合が減少すれば、付加的に更に改善
することも可能である。
本発明に基づく高出力半導体素子の第３の実施例は第３
図Ｃに示しである。この実施例？、こおいては、制御特
性を高めるためみぞ壁部９の領域に、ｎ−ドーピングさ
れたチャネル層５と、ｐ−ドーピングされた壁部層１１
と、ｎ−ドーピングされた陰極領域３のみぞ壁部９に沈
下された拡張部により形成された平型ＮＰＮ−１−ラン
リスタが配置されている。ＮＰＮ−）ランリスタは第３
図Ｃにおいては斜線の枠組にて示しである。
図Ｃに示しである。この実施例？、こおいては、制御特
性を高めるためみぞ壁部９の領域に、ｎ−ドーピングさ
れたチャネル層５と、ｐ−ドーピングされた壁部層１１
と、ｎ−ドーピングされた陰極領域３のみぞ壁部９に沈
下された拡張部により形成された平型ＮＰＮ−１−ラン
リスタが配置されている。ＮＰＮ−）ランリスタは第３
図Ｃにおいては斜線の枠組にて示しである。
壁部層１１は陰極フィンガ１４のＦ部にてゲート領域８
と直接境を接しており、もって第３図Ａの実施例に対応
するゲーＨＪ域８の延長部を形成するので、遮断時のチ
ャネル領域の狭窄は、同様に陰極フィンガ１４の深さの
ほぼ全体に及ぶ。
と直接境を接しており、もって第３図Ａの実施例に対応
するゲーＨＪ域８の延長部を形成するので、遮断時のチ
ャネル領域の狭窄は、同様に陰極フィンガ１４の深さの
ほぼ全体に及ぶ。
拡張された陰極領域３は壁部層１１内に組込まれるが、
ゲーＨＪ域８には達せずに、壁部層１１の固体によりゲ
ート領域８と分離されている。
ゲーＨＪ域８には達せずに、壁部層１１の固体によりゲ
ート領域８と分離されている。
導通状態では、前述のＮＰＮ−トランジスタは、順電流
が比較的高い場合にはＯＮ接続される。みぞ壁部内のト
ランジスタのＯＮ接続によって順電流は陰極フィンガ１
４の側を越えて陰極へと流れる。陰極フィンガ１４内の
チャネルはこのようにして短絡され、またはチャネルの
電流１般送部は強度に短絡され、それによって導通抵抗
は小さくなる。
が比較的高い場合にはＯＮ接続される。みぞ壁部内のト
ランジスタのＯＮ接続によって順電流は陰極フィンガ１
４の側を越えて陰極へと流れる。陰極フィンガ１４内の
チャネルはこのようにして短絡され、またはチャネルの
電流１般送部は強度に短絡され、それによって導通抵抗
は小さくなる。
素子を遮断すると、１〜ランジスタも遮断されるので、
チャネル狭窄時の前述の機能が壁部層１１に付与される
。
チャネル狭窄時の前述の機能が壁部層１１に付与される
。
壁部層１１の寸法設定に関しては基本的に動作態様が同
様であるので、第３図への実施例の壁部層４と同一の原
則が該当する。
様であるので、第３図への実施例の壁部層４と同一の原
則が該当する。
要約すると本発明に基づき、良好な導通特性を備え、し
かもＯＮ＝抵抗は低く、且つ比較的簡雫に製造可能な遮
断可能な高出力半導体素子が得られる。
かもＯＮ＝抵抗は低く、且つ比較的簡雫に製造可能な遮
断可能な高出力半導体素子が得られる。
第１図はみぞ壁部に拡張されたゲート領域を備えた公知
のＦｃＴｈ−構造の横断面図、第２図はみぞ壁部の領域
に付加的な制御手段を設けない公知のＦｃＴｈ−構造の
陰極フィンガの横断面図、 第３図Ａは本発明の第１の実施例に基づくみぞ壁部の領
域に付加的な制御手段を備えた陰極フィンガの横断面図
、 第３図Ｂは本発明の第２の実施例に基づく、第３図Ａに
対応する横断面図、 第３図Ｃは本発明の第３の実施例に基づく、第３図Ａに
対応する横断面図、である。 図中符号：陰極接点１、 ゲート接点２、陰極領域
３、 壁部層４．１１、 チャネル層５、 ｌ場極層６、 陽極接点７、 ゲート領域８、 めぞ壁部９、 みぞ１０、 壁被覆層１２、 絶縁層１３、 陰極フィンガ１４、 フィンガ幅Ｂ、 みぞ深さゴ、 張出しａ。 ＦＩＧ、１
のＦｃＴｈ−構造の横断面図、第２図はみぞ壁部の領域
に付加的な制御手段を設けない公知のＦｃＴｈ−構造の
陰極フィンガの横断面図、 第３図Ａは本発明の第１の実施例に基づくみぞ壁部の領
域に付加的な制御手段を備えた陰極フィンガの横断面図
、 第３図Ｂは本発明の第２の実施例に基づく、第３図Ａに
対応する横断面図、 第３図Ｃは本発明の第３の実施例に基づく、第３図Ａに
対応する横断面図、である。 図中符号：陰極接点１、 ゲート接点２、陰極領域
３、 壁部層４．１１、 チャネル層５、 ｌ場極層６、 陽極接点７、 ゲート領域８、 めぞ壁部９、 みぞ１０、 壁被覆層１２、 絶縁層１３、 陰極フィンガ１４、 フィンガ幅Ｂ、 みぞ深さゴ、 張出しａ。 ＦＩＧ、１
Claims (1)
- 【特許請求の範囲】 １、Ｐ型陽極層と、前記Ｐ型陽極層の上に重ねたｎ型チ
ャネル層５と、陰極側に交互に配置された複数個のｎ型
陰極領域３及びＰ型ゲート領域８とを有し、前記陰極領
域３はみぞ１０により相互に分離された陰極フィンガ１
４上に配置され且つゲート領域８はみぞ１０の床部上に
延在し、前記みぞの壁部９の領域には付加的に素子を制
御する手段が設けられているフィールド制御サイリスタ
（ＦｃＴｈ＝￥Ｆ￥ｉｅｌｄ￥Ｃ￥ｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ）の形式の遮断可能な高出力半導体
素子において、前記制御手段は、これが導通状態での前
記素子の抵抗（ＯＮ−抵抗）を全くあるいはほとんど増
大させないように構成されていることを特徴とする遮断
可能な半導体素子。 ２、前記制御手段はみぞ壁部９内に組込まれた壁部層４
を含み、前記壁部層４は陰極領域３から隣接するゲート
領域８まで達し、ｐ−ドーピングされ且つゲート領域８
よりも少ないドーピング密度または厚さを有することを
特徴とする特許請求の範囲第１項記載の遮断可能な半導
体素子。 ３、壁部層４の寸法は、 ａ）全負荷の場合、陰極フィンガ１４に入る正孔電流の
１／３以下が、前記壁部層を越えて素子の陰極まで導通
され、且つ ｂ）電界が最大限に発生した場合、電荷キャリヤは壁部
層４から未だ完全には除去されない寸法であることを特
徴とする特許請求の範囲第２項記載の遮断可能な半導体
素子。 ４、ａ）陰極領域３の幅Ｂはそれぞれ約３０μｍであり
、 ｂ）みぞ１０の深さＴはそれぞれ約３５μｍであり、 ｃ）ゲート領域８の縁部のドーピング密度は約４．１０
＾１＾６ｃｍ＾−＾３であり且つｄ）壁部層４の厚さは
それぞれ約４μｍであり、且つ縁部のドーピング密度は
約３．１０＾１＾５ｃｍ＾−＾３であることを特徴とす
る特許請求の範囲第３項記載の遮断可能な半導体素子。 ５、壁部層４は、みぞ壁部９上に配設され、好適に二酸
化シリコン（ＳｉＯ＿２）から成る壁被覆層１２により
被覆されることを特徴とする特許請求の範囲第２項記載
の遮断可能な半導体素子。 ６、制御手段はみぞ壁部９を覆う絶縁層を含み且つみぞ
１０はみぞ床部上のゲート領域８の上部及びみぞ壁部９
沿いの絶縁層１３の上部に配置されたゲート接点２によ
り被覆されることを特徴とする特許請求の範囲第１項記
載の遮断可能な半導体素子。 ７、絶縁層１３はＳｉＯ＿２から成り半導体材料の酸化
により作成され、好適には厚さ約０．２μｍであること
を特徴とする特許請求の範囲第６項記載の遮断可能な半
導体素子。８、制御手段はみぞ壁部９内に組込まれたｐ
＾−ドーピングされた壁部層１１を含み、前記壁部層は
ゲート領域８から始まり、陰極フィンガ１４上にある陰
極領域３の近傍まで達し、且つ、陰極領域３は、これが
壁部層１１内に組込まれ、みぞ壁部９を越えてゲート領
域８の近傍まで延び且つ壁部層１１とその下に位置する
チャネル層５の領域と共に、みぞ壁部９の表面を越えて
延びるＮＰＮトランジスタの３層列を形成するように拡
大されていることを特徴とする特許請求の範囲第１項記
載の遮断可能な半導体素子。 ９、壁部層１１のドーピング密度はゲート領域８のドー
ピング密度よりも小さいことを特徴とする特許請求の範
囲第８項記載の遮断可能な半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH2233/86A CH670173A5 (ja) | 1986-06-03 | 1986-06-03 | |
| CH02233/86-3 | 1986-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291173A true JPS62291173A (ja) | 1987-12-17 |
Family
ID=4228973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138839A Pending JPS62291173A (ja) | 1986-06-03 | 1987-06-02 | 遮断可能な高出力半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4952990A (ja) |
| EP (1) | EP0249122B1 (ja) |
| JP (1) | JPS62291173A (ja) |
| CH (1) | CH670173A5 (ja) |
| DE (1) | DE3785488D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317802A1 (de) * | 1987-11-25 | 1989-05-31 | BBC Brown Boveri AG | Abschaltbares Leistungshalbleiterbauelement sowie Verfahren zu dessen Herstellung |
| FR2679068B1 (fr) * | 1991-07-10 | 1997-04-25 | France Telecom | Procede de fabrication d'un transistor a effet de champ vertical, et transistor obtenu par ce procede. |
| JP2751910B2 (ja) * | 1996-02-28 | 1998-05-18 | 日本電気株式会社 | 半導体受光素子及びその製造方法 |
| DE19648041B4 (de) * | 1996-11-20 | 2010-07-15 | Robert Bosch Gmbh | Integriertes vertikales Halbleiterbauelement |
| US5940689A (en) * | 1997-06-30 | 1999-08-17 | Harris Corporation | Method of fabricating UMOS semiconductor devices using a self-aligned, reduced mask process |
| JP2001024182A (ja) * | 1999-07-12 | 2001-01-26 | Ngk Insulators Ltd | 半導体装置 |
| JP4696964B2 (ja) * | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
| US8659057B2 (en) * | 2010-05-25 | 2014-02-25 | Power Integrations, Inc. | Self-aligned semiconductor devices with reduced gate-source leakage under reverse bias and methods of making |
| US9203041B2 (en) | 2014-01-31 | 2015-12-01 | International Business Machines Corporation | Carbon nanotube transistor having extended contacts |
| US11545585B2 (en) * | 2020-08-21 | 2023-01-03 | Monolithic Power Systems, Inc. | Single sided channel mesa power junction field effect transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4037245A (en) * | 1975-11-28 | 1977-07-19 | General Electric Company | Electric field controlled diode with a current controlling surface grid |
| US4514747A (en) * | 1978-08-07 | 1985-04-30 | Hitachi, Ltd. | Field controlled thyristor with double-diffused source region |
| FR2480505A1 (fr) * | 1980-04-14 | 1981-10-16 | Thomson Csf | Transistor a effet de champ a jonction de puissance a fonctionnement vertical et procede de fabrication |
| JPS57172765A (en) * | 1981-04-17 | 1982-10-23 | Semiconductor Res Found | Electrostatic induction thyristor |
| JPS57173974A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Semiconductor device |
| US4571815A (en) * | 1981-11-23 | 1986-02-25 | General Electric Company | Method of making vertical channel field controlled device employing a recessed gate structure |
| US4476622A (en) * | 1981-12-24 | 1984-10-16 | Gte Laboratories Inc. | Recessed gate static induction transistor fabrication |
| EP0121068B1 (de) * | 1983-03-31 | 1988-01-13 | BBC Brown Boveri AG | Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
| DE3586735D1 (de) * | 1984-10-19 | 1992-11-12 | Bbc Brown Boveri & Cie | Abschaltbares leistungshalbleiterbauelement. |
-
1986
- 1986-06-03 CH CH2233/86A patent/CH670173A5/de not_active IP Right Cessation
-
1987
- 1987-06-02 EP EP87107918A patent/EP0249122B1/de not_active Expired - Lifetime
- 1987-06-02 DE DE8787107918T patent/DE3785488D1/de not_active Expired - Fee Related
- 1987-06-02 JP JP62138839A patent/JPS62291173A/ja active Pending
-
1989
- 1989-03-06 US US07/319,916 patent/US4952990A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3785488D1 (de) | 1993-05-27 |
| CH670173A5 (ja) | 1989-05-12 |
| US4952990A (en) | 1990-08-28 |
| EP0249122B1 (de) | 1993-04-21 |
| EP0249122A1 (de) | 1987-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051850A (en) | Insulated gate bipolar junction transistors having built-in freewheeling diodes therein | |
| US5369291A (en) | Voltage controlled thyristor | |
| US4969028A (en) | Gate enhanced rectifier | |
| US5324966A (en) | MOS-controlled thyristor | |
| JP7379327B2 (ja) | 半導体デバイス | |
| JPH11345969A (ja) | 電力用半導体装置 | |
| US5631483A (en) | Power device integrated structure with low saturation voltage | |
| IE52758B1 (en) | Gate enhanced rectifier | |
| JPH10178176A (ja) | トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ | |
| US5793066A (en) | Base resistance controlled thyristor structure with high-density layout for increased current capacity | |
| JPH0126187B2 (ja) | ||
| JPS62291173A (ja) | 遮断可能な高出力半導体素子 | |
| JPH043113B2 (ja) | ||
| JP6353804B2 (ja) | 半導体装置及びそれを用いた電力変換装置 | |
| JPH0624244B2 (ja) | 複合半導体装置 | |
| JPH04312977A (ja) | 半導体装置 | |
| US5350935A (en) | Semiconductor device with improved turn-off capability | |
| JP3163815B2 (ja) | 半導体装置 | |
| EP0081642A2 (en) | Multicellular thyristor | |
| US5111268A (en) | Semiconductor device with improved turn-off capability | |
| JP3111725B2 (ja) | デュアルゲート半導体装置 | |
| US5243201A (en) | Mos-controlled thyristor mct | |
| JPH04363068A (ja) | 半導体装置 | |
| KR940008259B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS5933988B2 (ja) | 静電誘導形サイリスタ |