JP2751910B2 - 半導体受光素子及びその製造方法 - Google Patents
半導体受光素子及びその製造方法Info
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- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
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Description
【0001】
【発明の属する技術分野】本発明は、光通信等における
光受信機に用いられる半導体受光素子およびその製造方
法に関し、特に、光受光部の一部がエピタキシャル成長
により形成された半導体受光素子に関する。
光受信機に用いられる半導体受光素子およびその製造方
法に関し、特に、光受光部の一部がエピタキシャル成長
により形成された半導体受光素子に関する。
【0002】
【従来の技術】図5は、特願平7−52700に述べら
れている選択エピタキシャル層を使ったプレーナ型フォ
トダイオードの従来例を示す断面図である。N型シリコ
ン基板1中に溝を形成した後、溝側壁部にシリコン酸化
膜2を形成し、この溝内に選択的にP- シリコンエピタ
キシャル層6(光吸収層)とP+ シリコンエピタキシャ
ル層5を連続して形成している。
れている選択エピタキシャル層を使ったプレーナ型フォ
トダイオードの従来例を示す断面図である。N型シリコ
ン基板1中に溝を形成した後、溝側壁部にシリコン酸化
膜2を形成し、この溝内に選択的にP- シリコンエピタ
キシャル層6(光吸収層)とP+ シリコンエピタキシャ
ル層5を連続して形成している。
【0003】このPN接合に逆バイアスを印加すること
により、空乏層が光吸収層6に広がるように、この領域
は不純物濃度がIE15cm-3以下になっている。この
空乏化した光吸収層6で光エネルギーにより電荷が発生
すると光電流が流れる。ところで、図5において、光吸
収層6とシリコン酸化膜2の界面は、一般に結晶状態が
悪いために界面準位が多く発生している。バイアスを印
加し、この界面に沿って空乏層が広がると、この界面準
位を介したリーク電流が流れ、フォトダイオードの特性
が劣化することが知られている。
により、空乏層が光吸収層6に広がるように、この領域
は不純物濃度がIE15cm-3以下になっている。この
空乏化した光吸収層6で光エネルギーにより電荷が発生
すると光電流が流れる。ところで、図5において、光吸
収層6とシリコン酸化膜2の界面は、一般に結晶状態が
悪いために界面準位が多く発生している。バイアスを印
加し、この界面に沿って空乏層が広がると、この界面準
位を介したリーク電流が流れ、フォトダイオードの特性
が劣化することが知られている。
【0004】図6はフォトダイオードにおける前述の問
題点を、フォトダイオードをメサ型にして解決した従来
例である。図6の第2の従来例は、特開平5−2916
05で開示されている化合物半導体のフォトダイオード
によく使われるメサ型の例を示した断面図である。この
例では空乏層の広がる光吸収層はN- −InGaAs光
吸収層24となっている。この領域のメサ型エッチング
面に界面準位が多いため、ここに空乏層が広がらないよ
う、P−InP層22をメサ型側面に形成し、ここから
の不純物拡散によりP型領域25を形成している。この
場合、PN接合に逆にバイアスを印加しても、P型領域
の不純物濃度がN- −InGaAs光吸収層24より2
桁程度高い濃度であれば、P型領域には空乏層はほとん
ど広がらず空乏層内の界面準位を少なくしてリーク電流
を低減できる。
題点を、フォトダイオードをメサ型にして解決した従来
例である。図6の第2の従来例は、特開平5−2916
05で開示されている化合物半導体のフォトダイオード
によく使われるメサ型の例を示した断面図である。この
例では空乏層の広がる光吸収層はN- −InGaAs光
吸収層24となっている。この領域のメサ型エッチング
面に界面準位が多いため、ここに空乏層が広がらないよ
う、P−InP層22をメサ型側面に形成し、ここから
の不純物拡散によりP型領域25を形成している。この
場合、PN接合に逆にバイアスを印加しても、P型領域
の不純物濃度がN- −InGaAs光吸収層24より2
桁程度高い濃度であれば、P型領域には空乏層はほとん
ど広がらず空乏層内の界面準位を少なくしてリーク電流
を低減できる。
【0005】図7の第3の従来例は特開平2−2911
80で開示されているシリコンフォトダイオードでよく
使われる拡散型の例を示した断面図である。この例で
は、空乏層の広がる光吸収層はN- シリコン基板31側
である。図7のように空乏層が広がると比較的界面準位
の多い基板表面に沿って空乏層が広がり、リーク電流が
流れるので表面にN+ 拡散層33を形成しておくことで
表面付近の空乏層の広がりをおさえ、リーク電流を低減
している。
80で開示されているシリコンフォトダイオードでよく
使われる拡散型の例を示した断面図である。この例で
は、空乏層の広がる光吸収層はN- シリコン基板31側
である。図7のように空乏層が広がると比較的界面準位
の多い基板表面に沿って空乏層が広がり、リーク電流が
流れるので表面にN+ 拡散層33を形成しておくことで
表面付近の空乏層の広がりをおさえ、リーク電流を低減
している。
【0006】
【発明が解決しようとする課題】図5の第1の従来例に
おいては、光吸収層6とシリコン酸化膜2の界面にある
界面準位を介してリーク電流が発生しやすいことであ
る。その理由は、光吸収層6の形成が選択的なエピタキ
シャル成長によるためシリコン酸化膜2との界面の結晶
状態が悪いためである。
おいては、光吸収層6とシリコン酸化膜2の界面にある
界面準位を介してリーク電流が発生しやすいことであ
る。その理由は、光吸収層6の形成が選択的なエピタキ
シャル成長によるためシリコン酸化膜2との界面の結晶
状態が悪いためである。
【0007】図6の第2の従来例におけるリーク電流低
減法はメサ型でのみ可能な方法であり、図5のような埋
込型に適用することが困難である。またPN接合容量の
増加により受光素子の高速化のさまたげになる。その理
由は、光吸収層を成長した後に、メサ構造側面に、光吸
収層と反対導電型のエピタキシャル成長が必要だからで
ある。
減法はメサ型でのみ可能な方法であり、図5のような埋
込型に適用することが困難である。またPN接合容量の
増加により受光素子の高速化のさまたげになる。その理
由は、光吸収層を成長した後に、メサ構造側面に、光吸
収層と反対導電型のエピタキシャル成長が必要だからで
ある。
【0008】図7の第3の従来例におけるリーク電流低
減法は、拡散型でしかも光吸収層を基板側に形成してい
る場合にのみ可能な方法であり、図5のような埋込型に
適用することが困難である。その理由はPN接合周辺の
基板表面にN+ 拡散層を形成しているからである。
減法は、拡散型でしかも光吸収層を基板側に形成してい
る場合にのみ可能な方法であり、図5のような埋込型に
適用することが困難である。その理由はPN接合周辺の
基板表面にN+ 拡散層を形成しているからである。
【0009】本発明の目的は、光吸収層を選択的に基板
中に埋込んだ比較的光吸収層の浅い半導体受光素子にお
いて、PN接合容量を増加することなく、リーク電流を
低減し、S/N比の良好な半導体受光素子を提供するこ
とである。
中に埋込んだ比較的光吸収層の浅い半導体受光素子にお
いて、PN接合容量を増加することなく、リーク電流を
低減し、S/N比の良好な半導体受光素子を提供するこ
とである。
【0010】
【課題を解決するための手段】本発明の半導体受光素子
は、第1導電型の半導体基板に、側壁を絶縁膜で被覆さ
れた溝が形成され、この溝内に第1導電型の半導体基板
と接して、第2導電型のエピタキシャル層が形成され、
このエピタキシャル層が絶縁膜と接する一部分に不純物
濃度がエピタキシャル層の他の部分よりも高い不純物層
が形成されていることを特徴とする。
は、第1導電型の半導体基板に、側壁を絶縁膜で被覆さ
れた溝が形成され、この溝内に第1導電型の半導体基板
と接して、第2導電型のエピタキシャル層が形成され、
このエピタキシャル層が絶縁膜と接する一部分に不純物
濃度がエピタキシャル層の他の部分よりも高い不純物層
が形成されていることを特徴とする。
【0011】また、本発明は、第1導電型の半導体基板
上に、側壁が絶縁膜で被覆された第2導電型の島状エピ
タキシャル層が形成され、半導体基板と島状エピタキシ
ャル層がPN接合を形成してなる半導体受光素子におい
て、絶縁膜に接する島状エピタキシャル層の側面の少く
とも一部分に、不純物濃度が島状エピタキシャル層の他
の部分よりも高い不純物層が形成されていることを特徴
とする。上記エピタキシャル層は光吸収層である。
上に、側壁が絶縁膜で被覆された第2導電型の島状エピ
タキシャル層が形成され、半導体基板と島状エピタキシ
ャル層がPN接合を形成してなる半導体受光素子におい
て、絶縁膜に接する島状エピタキシャル層の側面の少く
とも一部分に、不純物濃度が島状エピタキシャル層の他
の部分よりも高い不純物層が形成されていることを特徴
とする。上記エピタキシャル層は光吸収層である。
【0012】また、本発明によれば、第1導電型の半導
体基板に溝を形成する工程と、半導体基板上及び溝内に
第2導電型半導体を形成するための不純物を高濃度に含
んだ絶縁膜を形成する工程と、絶縁膜を異方性エッチン
グ除去して、溝の側壁に絶縁膜を残す工程と、溝内に第
2導電型のエピタキシャル層を選択的に形成する工程
と、熱処理より絶縁膜からエピタキシャル層に不純物を
拡散させることで、絶縁膜と接するエピタキシャル層の
一部に不純物濃度がエピタキシャル層の他の部分よりも
高い不純物層を形成する工程とを含む半導体受光素子の
製造方法が得られる。
体基板に溝を形成する工程と、半導体基板上及び溝内に
第2導電型半導体を形成するための不純物を高濃度に含
んだ絶縁膜を形成する工程と、絶縁膜を異方性エッチン
グ除去して、溝の側壁に絶縁膜を残す工程と、溝内に第
2導電型のエピタキシャル層を選択的に形成する工程
と、熱処理より絶縁膜からエピタキシャル層に不純物を
拡散させることで、絶縁膜と接するエピタキシャル層の
一部に不純物濃度がエピタキシャル層の他の部分よりも
高い不純物層を形成する工程とを含む半導体受光素子の
製造方法が得られる。
【0013】また、本発明によれば、第1導電型の半導
体基板上に第2導電型のエピタキシャル層を形成する工
程と、このエピタキシャル層の所定部分をエッチング除
去して島状のエピタキシャル層を残す工程と、第2導電
型半導体を形成するための不純物を高濃度に含んだ絶縁
膜を形成する工程と、絶縁膜を異方性エッチング除去し
て、エピタキシャル層の側壁に絶縁膜を残す工程と、熱
処理により絶縁膜からエピタキシャル層に不純物拡散さ
せることで、絶縁膜と接するエピタキシャル層の一部
に、不純物濃度が前記エピタキシャル層の他の部分より
も高い不純物層を形成する工程とを含む半導体受光素子
の製造方法が得られる。
体基板上に第2導電型のエピタキシャル層を形成する工
程と、このエピタキシャル層の所定部分をエッチング除
去して島状のエピタキシャル層を残す工程と、第2導電
型半導体を形成するための不純物を高濃度に含んだ絶縁
膜を形成する工程と、絶縁膜を異方性エッチング除去し
て、エピタキシャル層の側壁に絶縁膜を残す工程と、熱
処理により絶縁膜からエピタキシャル層に不純物拡散さ
せることで、絶縁膜と接するエピタキシャル層の一部
に、不純物濃度が前記エピタキシャル層の他の部分より
も高い不純物層を形成する工程とを含む半導体受光素子
の製造方法が得られる。
【0014】この発明においては、光吸収層である第2
導電型のエピタキシャル層が第1導電型の溝側面の絶縁
膜と接する一部に高濃度の不純物層を形成しているから
PN接合面から光吸収層である第2導電型のエピタキシ
ャル層に広がる空乏層が不純物層に広がりにくくなり、
第2導電型エピタキシャル層と絶縁膜との界面に沿って
空乏層が広がりにくく、空乏層内の界面準位の存在が少
なくなることで、バイアス印加時のリーク電流が低減さ
れる。
導電型のエピタキシャル層が第1導電型の溝側面の絶縁
膜と接する一部に高濃度の不純物層を形成しているから
PN接合面から光吸収層である第2導電型のエピタキシ
ャル層に広がる空乏層が不純物層に広がりにくくなり、
第2導電型エピタキシャル層と絶縁膜との界面に沿って
空乏層が広がりにくく、空乏層内の界面準位の存在が少
なくなることで、バイアス印加時のリーク電流が低減さ
れる。
【0015】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図1は本発明の第1の実施の形態の断面図
である。この実施の形態では、N型シリコン基板1中に
溝を形成し、その側面にシリコン酸化膜2とボロンを高
濃度に含有するボロンガラス膜3が形成されており、こ
の内側に光吸収層であるP−シリコンエピタキシャル層
6とP+ シリコンエピタキシャル層5が形成されてい
る。また、ボロンガラス膜3から不純物拡散することで
形成されるP型拡散層7が形成されている。
て説明する。図1は本発明の第1の実施の形態の断面図
である。この実施の形態では、N型シリコン基板1中に
溝を形成し、その側面にシリコン酸化膜2とボロンを高
濃度に含有するボロンガラス膜3が形成されており、こ
の内側に光吸収層であるP−シリコンエピタキシャル層
6とP+ シリコンエピタキシャル層5が形成されてい
る。また、ボロンガラス膜3から不純物拡散することで
形成されるP型拡散層7が形成されている。
【0016】図2(a)〜(c)は、第1の実施の形態
の製造方法を示す工程順断面図である。まず、図2
(a)に示すように、5E16cm-3程度の不純物濃度
を有するN型シリコン基板1に深さ約1.0μmの溝8
をドライエッチング法により選択的に形成する。次に、
シリコン酸化膜2を約1000オングストローム成長
し、続いてボロンを高濃度に含むボロンガラス膜3を約
1000オングストローム成長する。次に異方性ドライ
エッチングにより、ボロンガラス膜3とシリコン酸化膜
2をエッチバックし、その後選択エピタキシャル成長法
により、溝内に不純物濃度約IE15cm-3のP- シリ
コンエピタキシャル層(光吸収層)6と、不純物濃度約
IE20cm-3のP+ シリコンエピタキシャル層を連続
して成長し、図2(b)に示すような構造を得る。次に
約800℃の熱処理を加えることにより、図2(c)に
示すように、幅約500オングストローム,不純物濃度
約IE18cm-3のP型拡散層7を形成する。以上の工
程により、本発明の第1の実施の形態の半導体受光素子
が完成する。
の製造方法を示す工程順断面図である。まず、図2
(a)に示すように、5E16cm-3程度の不純物濃度
を有するN型シリコン基板1に深さ約1.0μmの溝8
をドライエッチング法により選択的に形成する。次に、
シリコン酸化膜2を約1000オングストローム成長
し、続いてボロンを高濃度に含むボロンガラス膜3を約
1000オングストローム成長する。次に異方性ドライ
エッチングにより、ボロンガラス膜3とシリコン酸化膜
2をエッチバックし、その後選択エピタキシャル成長法
により、溝内に不純物濃度約IE15cm-3のP- シリ
コンエピタキシャル層(光吸収層)6と、不純物濃度約
IE20cm-3のP+ シリコンエピタキシャル層を連続
して成長し、図2(b)に示すような構造を得る。次に
約800℃の熱処理を加えることにより、図2(c)に
示すように、幅約500オングストローム,不純物濃度
約IE18cm-3のP型拡散層7を形成する。以上の工
程により、本発明の第1の実施の形態の半導体受光素子
が完成する。
【0017】次に本発明の半導体受光素子の動作につい
て図1を参照して説明する。図1のPN接合に逆バイア
スを印加すると、不純物濃度の低いP- シリコンエピタ
キシャル層6に空乏層が広がる。このとき、P型拡散層
7は不純物濃度が2桁高いため、この領域には空乏層は
ほとんど広がらない。特にこの実施の形態のような光吸
収層が1.0μm程度の浅いフォトダイオードは、低電
圧で動作させることが特徴であるため、印加電圧はたか
だか5V程度であり、この程度の電圧では濃度の低い光
吸収層6は容易に空乏化するが、P型拡散層7は空乏化
しない。したがって、図1に示す界面準位は空乏層内に
入らないため、従来、この界面準位を介して流れていた
リーク電流を低減することができる。
て図1を参照して説明する。図1のPN接合に逆バイア
スを印加すると、不純物濃度の低いP- シリコンエピタ
キシャル層6に空乏層が広がる。このとき、P型拡散層
7は不純物濃度が2桁高いため、この領域には空乏層は
ほとんど広がらない。特にこの実施の形態のような光吸
収層が1.0μm程度の浅いフォトダイオードは、低電
圧で動作させることが特徴であるため、印加電圧はたか
だか5V程度であり、この程度の電圧では濃度の低い光
吸収層6は容易に空乏化するが、P型拡散層7は空乏化
しない。したがって、図1に示す界面準位は空乏層内に
入らないため、従来、この界面準位を介して流れていた
リーク電流を低減することができる。
【0018】なお、この実施の形態において、溝側壁の
一部に不純物を含まないシリコン酸化膜2を使った理由
は、この存在により、図1に示すように、P型拡散層7
とN型シリコン基板1を接触させないためである。もし
接触すると、多少のPN接合容量増加とPN接合耐圧の
低下をまねき、フォトダイオードの高速動作や信頼性を
向上を損ねるからである。
一部に不純物を含まないシリコン酸化膜2を使った理由
は、この存在により、図1に示すように、P型拡散層7
とN型シリコン基板1を接触させないためである。もし
接触すると、多少のPN接合容量増加とPN接合耐圧の
低下をまねき、フォトダイオードの高速動作や信頼性を
向上を損ねるからである。
【0019】図3は本発明の第2の実施の形態の断面図
である。この実施の形態では、N型シリコン基板1上に
島状のP- 型シリコンエピタキシャル層6とP+ シリコ
ンエピタキシャル層5を形成し、その側面にボロンガラ
ス膜3が形成されており、ここから不純物拡散すること
で、P型拡散層7が形成されている。
である。この実施の形態では、N型シリコン基板1上に
島状のP- 型シリコンエピタキシャル層6とP+ シリコ
ンエピタキシャル層5を形成し、その側面にボロンガラ
ス膜3が形成されており、ここから不純物拡散すること
で、P型拡散層7が形成されている。
【0020】図4(a)〜(c)は第2の実施の形態の
製造方法を示す工程順断面図である。なお、各層の不純
物濃度は第1の実施の形態と同じである。まず、N型シ
リコン基板1上に、P- シリコンエピタキシャル層6と
P+ シリコンエピタキシャル層5を連続してエピタキシ
ャル成長した後、所定の部分をドライエッチングして図
4(a)に示すような島状エピタキシャル領域を形成す
る。次に図4(a)のようにボロンガラス膜3を全面に
約1000オングストローム成長する。次に異方性ドラ
イエッチングによりボロンガラス膜3をエッチバックし
て、図4(b)にような島状エピタキシャル領域の側面
にボロンガラス膜3を残す。続いて、第1の実施の形態
と同様に約800℃の熱処理により、P型拡散層7を形
成する。
製造方法を示す工程順断面図である。なお、各層の不純
物濃度は第1の実施の形態と同じである。まず、N型シ
リコン基板1上に、P- シリコンエピタキシャル層6と
P+ シリコンエピタキシャル層5を連続してエピタキシ
ャル成長した後、所定の部分をドライエッチングして図
4(a)に示すような島状エピタキシャル領域を形成す
る。次に図4(a)のようにボロンガラス膜3を全面に
約1000オングストローム成長する。次に異方性ドラ
イエッチングによりボロンガラス膜3をエッチバックし
て、図4(b)にような島状エピタキシャル領域の側面
にボロンガラス膜3を残す。続いて、第1の実施の形態
と同様に約800℃の熱処理により、P型拡散層7を形
成する。
【0021】この実施の形態での動作については第1の
実施の形態と全く同じであり、本発明は、埋込型,メサ
型の両方について適用可能である。なお、本発明の光吸
収層は、P型シリコンエピタキシャル層にかぎらず、他
の導電タイプのフォトダイオード、他の材質を使ったフ
ォトダイオードにおいても適用可能であることは言うま
でもない。
実施の形態と全く同じであり、本発明は、埋込型,メサ
型の両方について適用可能である。なお、本発明の光吸
収層は、P型シリコンエピタキシャル層にかぎらず、他
の導電タイプのフォトダイオード、他の材質を使ったフ
ォトダイオードにおいても適用可能であることは言うま
でもない。
【0022】
【発明の効果】以上説明した本発明の効果は、光吸収層
の界面準位のある部分を高濃度化することでリーク電流
を低減することが可能であるということである。その理
由は、界面準位の存在する部分に空乏層が広がらないた
め、界面準位がリーク電流の通路とならないからであ
る。
の界面準位のある部分を高濃度化することでリーク電流
を低減することが可能であるということである。その理
由は、界面準位の存在する部分に空乏層が広がらないた
め、界面準位がリーク電流の通路とならないからであ
る。
【図1】本発明の第1の実施の形態の断面図である。
【図2】(a)〜(c)は本発明の第1の実施の形態の
製造方法を示す工程順断面図である。
製造方法を示す工程順断面図である。
【図3】本発明の第2の実施の形態の断面図である。
【図4】(a)〜(c)は本発明の第2の実施の形態の
製造方法を示す工程順断面図である。
製造方法を示す工程順断面図である。
【図5】第1の従来例の断面図である。
【図6】第2の従来例の断面図である。
【図7】第3の従来例の断面図である。
1 N型シリコン基板 2,4 シリコン酸化膜 3 ボロンガラス膜 5 P+ シリコンエピタキシャル層 6 P- シリコンエピタキシャル層(光吸収層) 7 P型拡散層 8 溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 31/10 - 31/119
Claims (8)
- 【請求項1】 第1導電型の半導体基板に、側壁を絶縁
膜で被覆された溝が形成され、この溝内に前記第1導電
型の半導体基板と接して第2導電型のエピタキシャル層
が形成され、前記半導体基板と前記エピタキシャル層が
PN接合を形成してなる半導体受光素子において、前記
絶縁膜に接する前記エピタキシャル層の側面の少くとも
一部分に、不純物濃度が前記エピタキシャル層の他の部
分よりも高い不純物層が形成されていることを特徴とす
る半導体受光素子。 - 【請求項2】 第1導電型の半導体基板上に、側壁が絶
縁膜で被覆された第2導電型の島状エピタキシャル層が
形成され、前記半導体基板と前記島状エピタキシャル層
がPN接合を形成してなる半導体受光素子において、前
記絶縁膜に接する前記島状エピタキシャル層の側面の少
くとも一部分に、不純物濃度が前記島状エピタキシャル
層の他の部分よりも高い不純物層が形成されていること
を特徴とする半導体受光素子。 - 【請求項3】 前記エピタキシャル層が光吸収層である
ことを特徴とする請求項1または2記載の半導体受光素
子。 - 【請求項4】 前記絶縁膜の一部は、前記不純物を含ま
ないことを特徴とする請求項1または2記載の半導体受
光素子。 - 【請求項5】 第1導電型の半導体基板に溝を形成する
工程と、前記半導体基板上及び前記溝内に第2導電型半
導体を形成するための不純物を高濃度に含んだ絶縁膜を
形成する工程と、前記絶縁膜を異方性エッチング除去し
て、前記溝の側壁に前記絶縁膜を残す工程と、前記溝内
に第2導電型のエピタキシャル層を選択的に形成する工
程と、熱処理より前記絶縁膜から前記エピタキシャル層
に不純物を拡散させることで、前記絶縁膜と接する前記
エピタキシャル層の一部に不純物濃度が前記エピタキシ
ャル層の他の部分よりも高い不純物層を形成する工程と
を含むことを特徴とする半導体受光素子の製造方法。 - 【請求項6】 第1導電型の半導体基板上に第2導電型
のエピタキシャル層を形成する工程と、このエピタキシ
ャル層の所定部分をエッチング除去して島状のエピタキ
シャル層を残す工程と、第2導電型半導体を形成するた
めの不純物を高濃度に含んだ絶縁膜を形成する工程と、
前記絶縁膜を異方性エッチング除去して、前記エピタキ
シャル層の側壁に前記絶縁膜を残す工程と、熱処理によ
り前記絶縁膜から前記エピタキシャル層に不純物拡散さ
せることで、前記絶縁膜と接する前記エピタキシャル層
の一部に、不純物濃度が前記エピタキシャル層の他の部
分よりも高い不純物層を形成する工程とを含むことを特
徴とする半導体受光素子の製造方法。 - 【請求項7】 前記エピタキシャル層が、光吸収層であ
ることを特徴とする請求項5または6記載の半導体受光
素子の製造方法。 - 【請求項8】 前記絶縁膜の一部は、前記不純物を含ま
ないことを特徴とする請求項5または6記載の半導体受
光素子の製造方法。
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JP8041047A JP2751910B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体受光素子及びその製造方法 |
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US08/805,224 US5731622A (en) | 1996-02-28 | 1997-02-24 | Semiconductor photodiode |
US09/020,253 US6080600A (en) | 1996-02-28 | 1998-02-06 | Semiconductor photodiode and a method for fabricating the same |
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Publication Number | Publication Date |
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JPH09232618A JPH09232618A (ja) | 1997-09-05 |
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Family
ID=12597500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3016371B2 (ja) * | 1997-03-26 | 2000-03-06 | 日本電気株式会社 | 光検出器の製造方法 |
US20030089929A1 (en) * | 2001-02-14 | 2003-05-15 | Rhodes Howard E. | Trench photosensor for a CMOS imager |
US6232626B1 (en) | 1999-02-01 | 2001-05-15 | Micron Technology, Inc. | Trench photosensor for a CMOS imager |
US6372537B1 (en) * | 2000-03-17 | 2002-04-16 | Taiwan Semiconductor Manufacturing Company | Pinned photodiode structure in a 3T active pixel sensor |
US6611037B1 (en) * | 2000-08-28 | 2003-08-26 | Micron Technology, Inc. | Multi-trench region for accumulation of photo-generated charge in a CMOS imager |
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KR100657143B1 (ko) * | 2005-07-11 | 2006-12-13 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조 방법 |
US20080151969A1 (en) * | 2006-12-21 | 2008-06-26 | Andres Reial | Efficient Delay Profile Computation with Receive Diversity |
US7724808B2 (en) * | 2006-12-21 | 2010-05-25 | Telefonaktiebolaget Lm Ericsson (Publ) | Efficient delay profile computation with receive diversity |
KR101748722B1 (ko) * | 2013-07-23 | 2017-06-19 | 엘에스산전 주식회사 | 태양 전지 모듈 온도 조절 장치 |
US9348035B2 (en) | 2013-10-22 | 2016-05-24 | General Electric Company | Systems and methods for selectable detector configurations |
JP2023045522A (ja) * | 2021-09-22 | 2023-04-03 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
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---|---|---|---|---|
CH670173A5 (ja) * | 1986-06-03 | 1989-05-12 | Bbc Brown Boveri & Cie | |
US5034342A (en) * | 1989-03-06 | 1991-07-23 | Delco Electronics Corporation | Method of forming semiconductor stalk structure by epitaxial growth in trench |
JPH02291180A (ja) * | 1989-04-28 | 1990-11-30 | Shimadzu Corp | フォトダイオード |
JP2678400B2 (ja) * | 1990-11-14 | 1997-11-17 | シャープ株式会社 | 回路内蔵受光素子 |
US5250461A (en) * | 1991-05-17 | 1993-10-05 | Delco Electronics Corporation | Method for dielectrically isolating integrated circuits using doped oxide sidewalls |
JPH05291605A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 半導体受光素子 |
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US5747860A (en) * | 1995-03-13 | 1998-05-05 | Nec Corporation | Method and apparatus for fabricating semiconductor device with photodiode |
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- 1996-02-28 JP JP8041047A patent/JP2751910B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-21 DE DE19707029A patent/DE19707029A1/de not_active Withdrawn
- 1997-02-24 US US08/805,224 patent/US5731622A/en not_active Expired - Fee Related
-
1998
- 1998-02-06 US US09/020,253 patent/US6080600A/en not_active Expired - Fee Related
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---|---|
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