JPH0126187B2 - - Google Patents
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- JPH0126187B2 JPH0126187B2 JP55163382A JP16338280A JPH0126187B2 JP H0126187 B2 JPH0126187 B2 JP H0126187B2 JP 55163382 A JP55163382 A JP 55163382A JP 16338280 A JP16338280 A JP 16338280A JP H0126187 B2 JPH0126187 B2 JP H0126187B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Description
本発明は、オン電圧が低くて、電圧利得が高
く、かつ、ゲートによる遮断電流が大きい静電誘
導サイリスタに関する。 ゲートを有するダイオード構造に構成された、
従来の静電誘導サイリスタ（以下SIサイリスタと
称す）は、ゲートによる主電流の遮断が可能な自
己ターンオフ機能を有するが、たとえば導通時の
電圧降下（以下オン電圧と称す）が高いこと、電
圧利得が小さいことなど、特性的には未だ改良す
べき点がいくつか存在する。オン電圧を低減する
方法は、本発明者らの知見する限じ未だ確立され
ていない。 本発明の目的は、オン電圧が高く、電圧利得が
高く、すなわち小さなゲート電圧で大きな順方向
阻止電圧が得られ、ゲートターンオフ電流が大き
く、すなわちゲートにより遮断できる主電流が大
きく、スイツチング速度が速く、かつゲート・カ
ソード間逆方向耐圧が高い改良された特性を有す
るSIサイリスタを提供することにある。 以下図面を参照しながら、本発明を詳細に説明
する。 第１図ａ乃至第１図ｃは埋込みゲート静電誘導
サイリスタの例を示し、各々平面図、正面図およ
び側面図である。 第１図ａ乃至第１図ｃにおいて、２はｎ形シリ
コン基体、３はｐ形領域、４はｐ形ゲート領域、
５はｎ形領域、６はｎ形低抵抗領域である。さら
にｐ形領域３にはアノード電極７が、ｐ形ゲート
領域４にはゲート電極８が、そしてｎ形低抵抗領
域６にはカソード電極９が接続されている。 SIサイリスタは、ゲート電極８とカソード電極
９の間に適当な逆方向ゲート電圧VGKを印加する
ことによつて、アノード電極７とカソード電極９
の間に印加される順方向アノード電圧VAKは阻止
されてオフ状態となる。この時のVAK／｜VGK｜
を電圧利得とする。一方、ゲート電極８とカソー
ド電極９間の逆バイアス電圧を除去するか、ある
いは順バイアスすることによつてアノード電極７
とカソード電極９の間は、順方向電流が流れ易い
オン状態となり、オン電圧が発生する。 通常SIサイリスタには、(1)オン電圧が小さいこ
と、(2)電圧利得が大きいこと、(3)ゲートターンオ
フ電流が大きいこと、等が要求される。しかし、
従来のSIサイリスタはオン電圧が比較的高い。そ
こで、ゲート・カソード間ｎ形領域５の実効不純
物密度（以下不純物密度と称す）NDとオン電圧
についてみると、実験的に不純物密度NDの小さ
い方がオン電圧は小さいといえる。このことは、
オン状態におけるｎ形低抵抗領域６からの電子注
入効率、およびｐ形領域３からのホール注入効率
は、ｎ形領域５の不純物密度NDが小さい方が結
果的に大きくなるためと解釈される。 ゲート・カソード間ｎ形領域５の不純物密度を
小さくすると、必然的に電圧利得は大きく、そし
てスイツチング速度は速くなる効果がある。ゲー
ト・カソード間接合容量CGKはｎ形領域５の不純
物密度が小さいほど減少するから、第１図ｂにお
けるｐ形のゲート領域４のWG部分及びWG部分か
らゲート電極８に至る間の抵抗rgをゲート抵抗と
すれば、時定数rg・CGKが減少する。したがつて、
全てのゲートにゲート電圧VGKが速く印加される
ことになり、ターンオン、ターンオフが素子全体
でより同時に起こるようになり、スイツチング時
間が速くなるといえる。一方順方向阻止電圧は、
逆バイアスゲート電圧VGKが一定の場合、ｎ形領
域５の不純物密度が小さい方が大きくなる。した
がつて、電圧利得＝VAK／｜VGK｜は大きくなる
効果がある。 以上のことから、本発明のSIサイリスタは基本
的にはｎ形領域５の不純物密度を第３図のごとく
1011〜５×1014cm-2の低不純物密度とし、ｎ形低
抵抗領域６の前面にｎ形中不純物密度の薄層L4
を第４図に示したごとく設けることを特徴とす
る。前記ｎ形中不純物密度の薄層L4は不純物密
度は３×1015〜６×1015cm-3で厚み１〜3μｍとす
る。このように、ｎ形中不純物密度薄層L4を設
けることは、ゲート電極８とカソード電極９の間
に逆方向ゲート電圧を印加して、空乏層がｎ形低
抵抗領域６に到達する場合に、ｎ形低抵抗領域で
生じる電界集中が緩和されるため、降伏電圧を高
くかつ安定実現するのに効果がある。さらにこの
程度のｎ形中不純物密度薄層L4を設けても、オ
ン電圧が増大することは避けられる。 SIサイリスタのｐ形ゲート領域４のゲート抵抗
rgは、小さい方がターンオンおよびターンオフ時
間は短かくなり、さらにターンオフ時にゲートへ
流れる電流による発生電圧が減少することから、
ゲートターンオフ電流が向上することは明らかで
ある。そこで本発明のSIサイリスタは、前記ゲー
ト抵抗rgを(1)式の関係で定めることを特徴とす
る。 rg・IGP＜Vbi ……(1) ただし、IGPはターンオフ時にゲートへ流れる
ピークゲート電流、Vbiはゲート・チヤンネル間
の拡散電位である。 Vbiは通常0.8V程度であり、IGPを設定すること
によつてrgが求まる。そこで、ｐ形ゲート領域４
の不純物密度と断面積および長さWGを設定する
ことによつて、上記で求めたrgを実現できる。そ
の結果、最大ゲートターンオフ電流は単位チヤン
ネル面積当り３×103A／cm3以上が可能となる。 本発明の実施例を試作品に基づいて説明する。 第１図ａ乃至第２図ｃは、低抵抗ゲート領域が
埋込み構造に形成されている第１の実施例の内部
の構造を表す。ここで、第１図ａ乃至第１図ｃは
小電流SIサイリスタを示し、第２図ａ乃至第２図
ｃは電流容量向上のために前記SIサイリスタを並
列化したものである。第２図ａ、第２図ｂおよび
第２図ｃは各々SIサイリスタの平面図、正面図お
よび側面図であり、図の説明は第１図ａ乃至第１
図ｃに準ずる。試作素子のセル寸法と実効チヤン
ネル面積を表１に示す。
く、かつ、ゲートによる遮断電流が大きい静電誘
導サイリスタに関する。 ゲートを有するダイオード構造に構成された、
従来の静電誘導サイリスタ（以下SIサイリスタと
称す）は、ゲートによる主電流の遮断が可能な自
己ターンオフ機能を有するが、たとえば導通時の
電圧降下（以下オン電圧と称す）が高いこと、電
圧利得が小さいことなど、特性的には未だ改良す
べき点がいくつか存在する。オン電圧を低減する
方法は、本発明者らの知見する限じ未だ確立され
ていない。 本発明の目的は、オン電圧が高く、電圧利得が
高く、すなわち小さなゲート電圧で大きな順方向
阻止電圧が得られ、ゲートターンオフ電流が大き
く、すなわちゲートにより遮断できる主電流が大
きく、スイツチング速度が速く、かつゲート・カ
ソード間逆方向耐圧が高い改良された特性を有す
るSIサイリスタを提供することにある。 以下図面を参照しながら、本発明を詳細に説明
する。 第１図ａ乃至第１図ｃは埋込みゲート静電誘導
サイリスタの例を示し、各々平面図、正面図およ
び側面図である。 第１図ａ乃至第１図ｃにおいて、２はｎ形シリ
コン基体、３はｐ形領域、４はｐ形ゲート領域、
５はｎ形領域、６はｎ形低抵抗領域である。さら
にｐ形領域３にはアノード電極７が、ｐ形ゲート
領域４にはゲート電極８が、そしてｎ形低抵抗領
域６にはカソード電極９が接続されている。 SIサイリスタは、ゲート電極８とカソード電極
９の間に適当な逆方向ゲート電圧VGKを印加する
ことによつて、アノード電極７とカソード電極９
の間に印加される順方向アノード電圧VAKは阻止
されてオフ状態となる。この時のVAK／｜VGK｜
を電圧利得とする。一方、ゲート電極８とカソー
ド電極９間の逆バイアス電圧を除去するか、ある
いは順バイアスすることによつてアノード電極７
とカソード電極９の間は、順方向電流が流れ易い
オン状態となり、オン電圧が発生する。 通常SIサイリスタには、(1)オン電圧が小さいこ
と、(2)電圧利得が大きいこと、(3)ゲートターンオ
フ電流が大きいこと、等が要求される。しかし、
従来のSIサイリスタはオン電圧が比較的高い。そ
こで、ゲート・カソード間ｎ形領域５の実効不純
物密度（以下不純物密度と称す）NDとオン電圧
についてみると、実験的に不純物密度NDの小さ
い方がオン電圧は小さいといえる。このことは、
オン状態におけるｎ形低抵抗領域６からの電子注
入効率、およびｐ形領域３からのホール注入効率
は、ｎ形領域５の不純物密度NDが小さい方が結
果的に大きくなるためと解釈される。 ゲート・カソード間ｎ形領域５の不純物密度を
小さくすると、必然的に電圧利得は大きく、そし
てスイツチング速度は速くなる効果がある。ゲー
ト・カソード間接合容量CGKはｎ形領域５の不純
物密度が小さいほど減少するから、第１図ｂにお
けるｐ形のゲート領域４のWG部分及びWG部分か
らゲート電極８に至る間の抵抗rgをゲート抵抗と
すれば、時定数rg・CGKが減少する。したがつて、
全てのゲートにゲート電圧VGKが速く印加される
ことになり、ターンオン、ターンオフが素子全体
でより同時に起こるようになり、スイツチング時
間が速くなるといえる。一方順方向阻止電圧は、
逆バイアスゲート電圧VGKが一定の場合、ｎ形領
域５の不純物密度が小さい方が大きくなる。した
がつて、電圧利得＝VAK／｜VGK｜は大きくなる
効果がある。 以上のことから、本発明のSIサイリスタは基本
的にはｎ形領域５の不純物密度を第３図のごとく
1011〜５×1014cm-2の低不純物密度とし、ｎ形低
抵抗領域６の前面にｎ形中不純物密度の薄層L4
を第４図に示したごとく設けることを特徴とす
る。前記ｎ形中不純物密度の薄層L4は不純物密
度は３×1015〜６×1015cm-3で厚み１〜3μｍとす
る。このように、ｎ形中不純物密度薄層L4を設
けることは、ゲート電極８とカソード電極９の間
に逆方向ゲート電圧を印加して、空乏層がｎ形低
抵抗領域６に到達する場合に、ｎ形低抵抗領域で
生じる電界集中が緩和されるため、降伏電圧を高
くかつ安定実現するのに効果がある。さらにこの
程度のｎ形中不純物密度薄層L4を設けても、オ
ン電圧が増大することは避けられる。 SIサイリスタのｐ形ゲート領域４のゲート抵抗
rgは、小さい方がターンオンおよびターンオフ時
間は短かくなり、さらにターンオフ時にゲートへ
流れる電流による発生電圧が減少することから、
ゲートターンオフ電流が向上することは明らかで
ある。そこで本発明のSIサイリスタは、前記ゲー
ト抵抗rgを(1)式の関係で定めることを特徴とす
る。 rg・IGP＜Vbi ……(1) ただし、IGPはターンオフ時にゲートへ流れる
ピークゲート電流、Vbiはゲート・チヤンネル間
の拡散電位である。 Vbiは通常0.8V程度であり、IGPを設定すること
によつてrgが求まる。そこで、ｐ形ゲート領域４
の不純物密度と断面積および長さWGを設定する
ことによつて、上記で求めたrgを実現できる。そ
の結果、最大ゲートターンオフ電流は単位チヤン
ネル面積当り３×103A／cm3以上が可能となる。 本発明の実施例を試作品に基づいて説明する。 第１図ａ乃至第２図ｃは、低抵抗ゲート領域が
埋込み構造に形成されている第１の実施例の内部
の構造を表す。ここで、第１図ａ乃至第１図ｃは
小電流SIサイリスタを示し、第２図ａ乃至第２図
ｃは電流容量向上のために前記SIサイリスタを並
列化したものである。第２図ａ、第２図ｂおよび
第２図ｃは各々SIサイリスタの平面図、正面図お
よび側面図であり、図の説明は第１図ａ乃至第１
図ｃに準ずる。試作素子のセル寸法と実効チヤン
ネル面積を表１に示す。
【表】
ここで、試作SIサイリスタはチヤンネル面積に
よつて、およびの三種類に大別される。サ
ンプル１は第１図ａ乃至第１図ｃ、そしてサンプ
ルとは第２図ａ乃至第２図ｃに示される構造
による。ゲート・カソード間であるL2間のｎ形
領域５の不純物密度NDは、ｎ形低抵抗領域６の
前面１〜3μｍのL4の間は３×1015〜６×1015cm-3
のｎ形中不純物密度の薄層とし、さらにその前面
は１×1014〜３×1014cm-3の低不純物密度とした
ことを特徴とする。 このように構成することにより、ゲート電極８
とカソード電極９の間に逆方向電圧を印加して空
乏層がｎ形低抵抗領域６に到達する場合に、中不
純物密度（３×1015〜６×1015cm-3）領域によつ
て電界集中が緩和され、降伏電圧が高く、かつ安
定化される特徴がある。 なお、従来使用されていたｎ形領域５の不純物
密度は第５図に示されるごとく３〜６×1015cm-3
程度である。 第１図ｃおよび第２図ｃにおいて、ｎ形領域５
の厚みL2は10μｍ程度、そしてｐ形ゲート領域４
とｐ形領域３の間のｎ形シリコン基体２の厚みは
270μｍ程度で、比抵抗は250〜500Ωcmである。 ｐ形ゲート領域４のゲート抵抗rgは、ターンオ
フ時に実効チヤンネル面積当りの主電流100A／
cm2に相当する電流がゲートへ流れるときに、rgに
よる発生電圧が少なくとも0.8V以下となるよう
に設定する。 上記試作素子の製作手順は次の如くである。 (1) ｎ形シリコン基体２にｐ形領域３とｐ形ゲー
ト領域４を拡散で作成。 (2) ゲート・カソード間ｎ形領域５をエピタキシ
ヤル成長で作成。 (3) ｎ形低抵抗領域６を拡散で深さL3まで作成。 (4) ゲート電極８の取出し部を選択エツチ。 (5) 金属からなるアノード電極７、ゲート電極８
およびカソード電極９をオーミツク接続する。 上記製作手順(2)は、シリコンの気相成長法で不
純物にはリンを使用したが、その方法は第４図に
示した不純物密度の分布が得られるならばいかな
る方法および不純物を用いてもよい。高不純物密
度ｐ形ゲート領域４の上に低不純物密度ｎ形領域
５を成長させると、オートドーピングにより成長
層がｐ形化して、チヤンネルが狭くなつたり完全
に閉塞することがある。これを防止するために
は、成長初期に比較的高濃度の不純物を供給し
て、ｐ形不純物のオートドーピングをコンペンセ
ーシヨンする方法を用いるとよい。 上記方法で製作された本発明の第１の実施例の
SIサイリスタの特性について説明する。主電流が
実効チヤンネル面積当り100A／cm2のときのオン
電圧を従来製法によるSIサイリスタと比較すると
表２の如くである。
よつて、およびの三種類に大別される。サ
ンプル１は第１図ａ乃至第１図ｃ、そしてサンプ
ルとは第２図ａ乃至第２図ｃに示される構造
による。ゲート・カソード間であるL2間のｎ形
領域５の不純物密度NDは、ｎ形低抵抗領域６の
前面１〜3μｍのL4の間は３×1015〜６×1015cm-3
のｎ形中不純物密度の薄層とし、さらにその前面
は１×1014〜３×1014cm-3の低不純物密度とした
ことを特徴とする。 このように構成することにより、ゲート電極８
とカソード電極９の間に逆方向電圧を印加して空
乏層がｎ形低抵抗領域６に到達する場合に、中不
純物密度（３×1015〜６×1015cm-3）領域によつ
て電界集中が緩和され、降伏電圧が高く、かつ安
定化される特徴がある。 なお、従来使用されていたｎ形領域５の不純物
密度は第５図に示されるごとく３〜６×1015cm-3
程度である。 第１図ｃおよび第２図ｃにおいて、ｎ形領域５
の厚みL2は10μｍ程度、そしてｐ形ゲート領域４
とｐ形領域３の間のｎ形シリコン基体２の厚みは
270μｍ程度で、比抵抗は250〜500Ωcmである。 ｐ形ゲート領域４のゲート抵抗rgは、ターンオ
フ時に実効チヤンネル面積当りの主電流100A／
cm2に相当する電流がゲートへ流れるときに、rgに
よる発生電圧が少なくとも0.8V以下となるよう
に設定する。 上記試作素子の製作手順は次の如くである。 (1) ｎ形シリコン基体２にｐ形領域３とｐ形ゲー
ト領域４を拡散で作成。 (2) ゲート・カソード間ｎ形領域５をエピタキシ
ヤル成長で作成。 (3) ｎ形低抵抗領域６を拡散で深さL3まで作成。 (4) ゲート電極８の取出し部を選択エツチ。 (5) 金属からなるアノード電極７、ゲート電極８
およびカソード電極９をオーミツク接続する。 上記製作手順(2)は、シリコンの気相成長法で不
純物にはリンを使用したが、その方法は第４図に
示した不純物密度の分布が得られるならばいかな
る方法および不純物を用いてもよい。高不純物密
度ｐ形ゲート領域４の上に低不純物密度ｎ形領域
５を成長させると、オートドーピングにより成長
層がｐ形化して、チヤンネルが狭くなつたり完全
に閉塞することがある。これを防止するために
は、成長初期に比較的高濃度の不純物を供給し
て、ｐ形不純物のオートドーピングをコンペンセ
ーシヨンする方法を用いるとよい。 上記方法で製作された本発明の第１の実施例の
SIサイリスタの特性について説明する。主電流が
実効チヤンネル面積当り100A／cm2のときのオン
電圧を従来製法によるSIサイリスタと比較すると
表２の如くである。
【表】
上記の結果からわかるように、本発明の第１の
実施例のSIサイリスタは、従来例のものよりもオ
ン電圧が低い。 このようにオン電圧が低下する理由は、本発明
のSIサイリスタはｎ形領域５の一部の不純物が１
〜３×1014cm-3と、従来のSIサイリスタにおける
不純物密度３〜６×1015cm-3よりも相対的に低い
ことにある。 第６図ａ、第６図ｂおよび第６図ｃは代表的な
順方向阻止特性を示し、横軸は阻止電圧、縦軸は
もれ電流である。なお、図中のパラメータはゲー
ト・カソード間逆バイアスゲート電圧VGKであ
り、そのステツプは第６図ａが−2V、第６図ｂ
が−0.5V、そして第６図ｃが−0.1Vである。こ
れらの素子の電圧利得μ＝VAK／｜VGK｜は、第
６図ａではμ＝610／16＝38、第６図ｂではμ＝
570／2.8＝200、そして第６図ｃではμ＝520／
0.9＝580である。ここで、逆バイアスゲート電圧
VGKを大きくすれば阻止電圧が増大することがわ
かる。なお、三個の素子とも阻止電圧が500〜
600Vで飽和しているが、これはｎ形シリコン基
体２の比抵抗が250〜500Ωcm、厚みが270μｍで
あることから、500〜600Vの印加電圧で空乏層が
ｐ形領域３に到達し、ひいてはｐ形領域３からホ
ール注入が増大して電流が流れ始めるためであ
る。 以上のごとく、電圧利得が異なるのは素子の構
造の差によるものである。すなわち、電圧利得μ
は、チヤンネル幅ｄを小さくするとともに、チヤ
ンネル長Ｌを大きくし、ゲート・アノード間空乏
層幅LGAを大きくするにつれて増大する。 第７図はブレークオーバー特性の代表例を示
し、横軸はアノード・カソード間電圧、縦軸はア
ノード電流である。なお、サンプルはであり、
ゲート・カソード間は短絡された状態の特性であ
る。 第８図は電圧利得μとブレークオーバー電圧
VBOの関係を示す両軸共対数目盛によるグラフで
ある。 これより、ブレークオーバー電圧は電圧利得の
２乗に比例するといえる。なお、500V以上でブ
レークオーバー電圧が飽和するのは、ｎ形シリコ
ン基体２の空乏層がｐ形領域３へ到達するためで
ある。 第９図は電圧利得μと実効チヤンネル面積当り
の主電流が100A／cm2のときのオン電圧の関係を
示すグラフである。大多数の素子のオン電圧は
0.9〜1.6Vであり、かつ電圧利得が10〜700におい
て殆んど一定である。 第１０図と第１１図は代表的なスイツチング波
形を示し、横軸は時間、縦軸は上から順にゲート
電圧VGK、ゲート電流IG、アノード電圧VAK、そ
してアノード電流IAである。なお、サンプルは
で、第１０図、第１１図とも同一である。第１０
図においてターンオフタイムは0.5μs、ターンオ
ンタイムは1μsである。第１１図は逆バイアスゲ
ート電圧VGK＝−45Vにおける最大ゲートターン
オフ電流をターンオフするときの波形である。 第１２図は電圧利得μと実効チヤンネル面積当
りの最大ゲートターンオフ電流密度JATOの関係を
表し、図中のパラメータは逆バイアスゲート電圧
VGKである。これより、電圧利得μおよび逆バイ
アスゲート電圧VGKが増大するとともに、最大ゲ
ートターンオフ電流密度JATOは大きくなることが
わかる。 第１３図は電圧利得μとターンオン立上り時間
TONおよびターンオフ立下り時間TOFFの関係を表
す。これより、電圧利得μは100〜600なる素子
が、スイツチング速度は比較的速いことがわか
る。 以上の試作データから、本発明の第１の実施例
によるSIサイリスタによれば、オン電圧が1.0〜
1.6Vと低く、また電圧利得μを100〜600と比較
的高く設定することができ、しかもこの電圧利得
μにおいてスイツチング速度が相対的に速く、か
つゲートターンオフ電流が３×103A／cm2以上と
大きくとれるという改良された特性が得られるこ
とがわかる。 本発明の第２の実施例を第１４図と第１５図を
用いて説明する。第１４図は本発明の第２の実施
例のSIサイリスタの構造を表し、図中符号の説明
は第１図ｂに準ずる。本実施例のSIサイリスタ
は、第１４図に示されるごとく、範囲のｎ形低
抵抗領域６が範囲のｎ形領域５で囲むように設
けられ、さらにカソード電極９がｎ形低抵抗領域
６の周辺部は除去して中央部に接続されることを
特徴とする。このことにより、ゲート・カソード
間逆方向耐圧が向上し、かつ安定化される効果が
ある。 本実施例も、ｎ形領域５の不純物密度を第１５
図に示したように、第１の実施例と同様３×1015
〜６×1015cm-3のｎ形中不純物密度の薄層L4と
1011〜３×1014cm-3の低不純物密度の２段階にし
たことを特徴とする。なお、中不純物密度領域
L4の厚みは3μｍ以下とすればよい。第１５図に
示される領域、、L2およびL3は各々第１４
図の同符号に対応する。 この第２の実施例のSIサイリスタは第１の実施
例と同様にして製作できる。ただし、ｎ形低抵抗
領域６はｎ形不純物の選択拡散で作成すればよ
い。以上より、第２の実施例のSIサイリスタは第
１の実施例と同様に改良された特性をもつSIサイ
リスタを得るのに効果的である。 第３の実施例は上記第１または第２の実施例に
よるSIサイリスタのアノード側ｐ形領域３を短絡
構造とした、いわゆる逆導電形（もしくは逆導通
形）SIサイリスタであり、その具体例を第１６図
ａおよび第１６図ｂを用いて説明する。第１６図
ａと第１６図ｂはそれぞれ第１図ｂと第１図ｃを
逆導電形化した構造を示し、１０はｎ形中抵抗領
域、１１はｎ形低抵抗領域であり、その他の図中
の符号の説明は第１図ｂと第１図ｃに準ずる。 第３の実施例は、第１６図ａおよび第１６図ｂ
の領域で示されるごとく、ｐ形領域３の短絡を
ゲート電極８の取出し領域下で行うことを特徴と
する。第１６図ａと第１６図ｂにおけるｎ形中抵
抗領域１０の厚みと、ｎ形不純物密度および領域
で示される厚さは、次の点を考慮してその値を
設定するとよい。 (1) 阻止状態におけるゲート・アノード間空乏層
拡がりがｐ形領域３に到達しないこと。 (2) 阻止状態における発生電流はアノード電極７
からｎ形低抵抗領域１１を経てｎ形中抵抗領域
１０の部を横方向に流れ、かつこのときｎ形
中抵抗領域１０の部における発生電圧は拡散
電位よりも小となるようにしてｐ形領域３から
のホール注入を抑制する。 (3) 阻止状態におけるトランジスタ電流（電流が
立上つたところに相当）は、素子が発熱により
破損することのない、すなわち安定動作するた
めの限界もれ電流を越えないようにする。その
ために、ｎ形中抵抗領域１０の部分における
発生電圧が拡散電位以上となるようにしてホー
ル注入を促進し、ひいては素子がブレークオー
バーを起こすようにする。 ｎ形中抵抗領域１０の構造を上記方法で求まる
範囲とすることによつて、SIサイリスタは実質的
にpn-nダイオードの特性になるため、ｎ形シリ
コン基体２の単位厚み当りの耐圧が大きくなるか
ら、順方向阻止電圧が大きくなるとともに、もれ
電流が小さくかつターンオフ時間が短かくなる効
果がある。 前記第３の実施例のSIサイリスタのアノード側
は、ｎ形中抵抗領域１０をエピタキシイもしくは
拡散法で作成した後、さらにｐ形領域３およびｎ
形低抵抗領域１１を選択拡散で作成するとよい。
なお、カソード側各領域の製法およびｎ形領域５
の不純物密度は第１または第２の実施例に準ず
る。 第１７図は第３の実施例のSIサイリスタの順方
向阻止特性の例を示し、横軸はアノード電圧
VAK、縦軸はアノード電流IAであり、パラメータ
は逆バイアスゲート電圧VGKである。第１７図の
素子はｎ形シリコン基体２の比抵抗が250〜500Ω
cm、厚みが220μｍであり、順方向阻止電圧は
1200V以上ある。 第４の実施例を第１８図ａ乃至第１８図ｃを用
いて説明する。第４の実施例は第３の実施例に基
づき、これを並列化するとともにゲート電極を表
面配線したことに特徴がある。第１８図ａは平面
図、第１８図ｂは正面図、そして第１８図ｃは側
面図を示し、図中１２はｎ形ゲート取出し領域、
１３は表面絶縁層であり、その他の図中符号の説
明は第７図ａおよび第７図ｂに準ずる。 第４の実施例において、ｐ形ゲート取出し領域
１２はボロン等のｐ形不純物を選択拡散法で、表
面絶縁層１３はシリコン酸化膜を熱酸化やCVD
法等によつて作成することができる。その他のカ
ソード側の各領域とｎ形領域５の不純物密度は第
１または第２の実施例と同様に、またアノード側
のｎ形中抵抗領域１０をはじめとした各領域は第
３の実施例と同様にして製作するとよい。 上記第４の実施例によるSIサイリスタは、大電
流容量化のために素子面積を大きくする場合に、
阻止状態でのもれ電流を小さく、かつターンオフ
時間を短縮するのに効果があり、またｐ形ゲート
取出し領域１２でアノード側ｐ形領域３を短絡す
るために、実効チヤンネル面積を減少させること
がなく素子面積を有効利用できる特徴がある。 すでに述べたように、電圧利得が大きい程小さ
なゲート電圧で大きな阻止電圧が得られ、制御回
路が簡単になるという利点を有している。第９図
の結果からわかるように電圧利得が変わつても、
本発明の静電誘導サイリスタは一定チヤンネル電
流密度で比較した場合、オン電圧はほとんど変ら
ない。一方、ゲートターンオフ最大電流密度JATO
は、電圧利得とともに第１２図のように増大す
る。小さなゲート電圧でゲートターンオフ電流が
得られる方が、制御回路が簡単になり、装置を組
んだときに小型になるという長所を有する。従つ
て、あまり電圧利得が小さいとデバイスとしては
優れたものにならない。本発明にかかるSIサイリ
スタは、第１２図に見るように、少なくとも電圧
利得は10以上、望ましくは50以上ということにな
る。 さて、本発明の静電誘導サイリスタの電圧利得
と構造の関係について述べることとする。ゲー
ト・カソード間に高抵抗領域を介在させた本発明
の静電誘導サイリスタの電圧利得と構造の関係は
第１９図のようになる。第１９図に示すように、
ｄはゲート・ゲート間隔、Ｌはゲート長、LGAは
ゲートとアノード間距離、より正確にはゲートと
ゲートからアノード側に延びる空乏層端までの距
離である。電圧利得μは μ＝Ｌ×LGA／d2 ……(2) で与えられる。ゲート電圧による順方向阻止状態
にあつては、ゲート近傍は完全に空乏化している
から、不純物密度はほとんど影響しないことにな
る。 第２０図には、所望の電圧利得を得るためのｄ
とＬ／ｄの関係が一定のLGAに対して示されてい
る。 本発明の静電誘導サイリスタの電圧利得μは、
式(2)の従つて決めればよい。ゲート抵抗rgが小さ
い程SIサイリスタのスイツチング速度は速く、か
つゲートターンオフ電流は大きい。 本発明のSIサイリスタが前記の実施例に限られ
ないことはもちろんである。導電形をまつたく反
対にしたものであつてもよく、ゲート・カソード
間に高抵抗層を介在させてカソードとの間の不純
物密度がゲート側から1011〜５×1014cm-3および
３×1015〜６×1015cm-3の２段に変る層で構成し、
かつ電圧利得を少なくとも10以上とし、ゲート抵
抗rgとゲートピーク電流IGPの積がゲート・チヤン
ネル間の拡散電位Vbiより小さくされていればよ
い。 本発明のSIサイリスタは、スイツチング速度が
速く、オン電圧が小さく、かつ電圧利得が大きい
という特徴を有し、その工業的価値はきわめて高
い。
実施例のSIサイリスタは、従来例のものよりもオ
ン電圧が低い。 このようにオン電圧が低下する理由は、本発明
のSIサイリスタはｎ形領域５の一部の不純物が１
〜３×1014cm-3と、従来のSIサイリスタにおける
不純物密度３〜６×1015cm-3よりも相対的に低い
ことにある。 第６図ａ、第６図ｂおよび第６図ｃは代表的な
順方向阻止特性を示し、横軸は阻止電圧、縦軸は
もれ電流である。なお、図中のパラメータはゲー
ト・カソード間逆バイアスゲート電圧VGKであ
り、そのステツプは第６図ａが−2V、第６図ｂ
が−0.5V、そして第６図ｃが−0.1Vである。こ
れらの素子の電圧利得μ＝VAK／｜VGK｜は、第
６図ａではμ＝610／16＝38、第６図ｂではμ＝
570／2.8＝200、そして第６図ｃではμ＝520／
0.9＝580である。ここで、逆バイアスゲート電圧
VGKを大きくすれば阻止電圧が増大することがわ
かる。なお、三個の素子とも阻止電圧が500〜
600Vで飽和しているが、これはｎ形シリコン基
体２の比抵抗が250〜500Ωcm、厚みが270μｍで
あることから、500〜600Vの印加電圧で空乏層が
ｐ形領域３に到達し、ひいてはｐ形領域３からホ
ール注入が増大して電流が流れ始めるためであ
る。 以上のごとく、電圧利得が異なるのは素子の構
造の差によるものである。すなわち、電圧利得μ
は、チヤンネル幅ｄを小さくするとともに、チヤ
ンネル長Ｌを大きくし、ゲート・アノード間空乏
層幅LGAを大きくするにつれて増大する。 第７図はブレークオーバー特性の代表例を示
し、横軸はアノード・カソード間電圧、縦軸はア
ノード電流である。なお、サンプルはであり、
ゲート・カソード間は短絡された状態の特性であ
る。 第８図は電圧利得μとブレークオーバー電圧
VBOの関係を示す両軸共対数目盛によるグラフで
ある。 これより、ブレークオーバー電圧は電圧利得の
２乗に比例するといえる。なお、500V以上でブ
レークオーバー電圧が飽和するのは、ｎ形シリコ
ン基体２の空乏層がｐ形領域３へ到達するためで
ある。 第９図は電圧利得μと実効チヤンネル面積当り
の主電流が100A／cm2のときのオン電圧の関係を
示すグラフである。大多数の素子のオン電圧は
0.9〜1.6Vであり、かつ電圧利得が10〜700におい
て殆んど一定である。 第１０図と第１１図は代表的なスイツチング波
形を示し、横軸は時間、縦軸は上から順にゲート
電圧VGK、ゲート電流IG、アノード電圧VAK、そ
してアノード電流IAである。なお、サンプルは
で、第１０図、第１１図とも同一である。第１０
図においてターンオフタイムは0.5μs、ターンオ
ンタイムは1μsである。第１１図は逆バイアスゲ
ート電圧VGK＝−45Vにおける最大ゲートターン
オフ電流をターンオフするときの波形である。 第１２図は電圧利得μと実効チヤンネル面積当
りの最大ゲートターンオフ電流密度JATOの関係を
表し、図中のパラメータは逆バイアスゲート電圧
VGKである。これより、電圧利得μおよび逆バイ
アスゲート電圧VGKが増大するとともに、最大ゲ
ートターンオフ電流密度JATOは大きくなることが
わかる。 第１３図は電圧利得μとターンオン立上り時間
TONおよびターンオフ立下り時間TOFFの関係を表
す。これより、電圧利得μは100〜600なる素子
が、スイツチング速度は比較的速いことがわか
る。 以上の試作データから、本発明の第１の実施例
によるSIサイリスタによれば、オン電圧が1.0〜
1.6Vと低く、また電圧利得μを100〜600と比較
的高く設定することができ、しかもこの電圧利得
μにおいてスイツチング速度が相対的に速く、か
つゲートターンオフ電流が３×103A／cm2以上と
大きくとれるという改良された特性が得られるこ
とがわかる。 本発明の第２の実施例を第１４図と第１５図を
用いて説明する。第１４図は本発明の第２の実施
例のSIサイリスタの構造を表し、図中符号の説明
は第１図ｂに準ずる。本実施例のSIサイリスタ
は、第１４図に示されるごとく、範囲のｎ形低
抵抗領域６が範囲のｎ形領域５で囲むように設
けられ、さらにカソード電極９がｎ形低抵抗領域
６の周辺部は除去して中央部に接続されることを
特徴とする。このことにより、ゲート・カソード
間逆方向耐圧が向上し、かつ安定化される効果が
ある。 本実施例も、ｎ形領域５の不純物密度を第１５
図に示したように、第１の実施例と同様３×1015
〜６×1015cm-3のｎ形中不純物密度の薄層L4と
1011〜３×1014cm-3の低不純物密度の２段階にし
たことを特徴とする。なお、中不純物密度領域
L4の厚みは3μｍ以下とすればよい。第１５図に
示される領域、、L2およびL3は各々第１４
図の同符号に対応する。 この第２の実施例のSIサイリスタは第１の実施
例と同様にして製作できる。ただし、ｎ形低抵抗
領域６はｎ形不純物の選択拡散で作成すればよ
い。以上より、第２の実施例のSIサイリスタは第
１の実施例と同様に改良された特性をもつSIサイ
リスタを得るのに効果的である。 第３の実施例は上記第１または第２の実施例に
よるSIサイリスタのアノード側ｐ形領域３を短絡
構造とした、いわゆる逆導電形（もしくは逆導通
形）SIサイリスタであり、その具体例を第１６図
ａおよび第１６図ｂを用いて説明する。第１６図
ａと第１６図ｂはそれぞれ第１図ｂと第１図ｃを
逆導電形化した構造を示し、１０はｎ形中抵抗領
域、１１はｎ形低抵抗領域であり、その他の図中
の符号の説明は第１図ｂと第１図ｃに準ずる。 第３の実施例は、第１６図ａおよび第１６図ｂ
の領域で示されるごとく、ｐ形領域３の短絡を
ゲート電極８の取出し領域下で行うことを特徴と
する。第１６図ａと第１６図ｂにおけるｎ形中抵
抗領域１０の厚みと、ｎ形不純物密度および領域
で示される厚さは、次の点を考慮してその値を
設定するとよい。 (1) 阻止状態におけるゲート・アノード間空乏層
拡がりがｐ形領域３に到達しないこと。 (2) 阻止状態における発生電流はアノード電極７
からｎ形低抵抗領域１１を経てｎ形中抵抗領域
１０の部を横方向に流れ、かつこのときｎ形
中抵抗領域１０の部における発生電圧は拡散
電位よりも小となるようにしてｐ形領域３から
のホール注入を抑制する。 (3) 阻止状態におけるトランジスタ電流（電流が
立上つたところに相当）は、素子が発熱により
破損することのない、すなわち安定動作するた
めの限界もれ電流を越えないようにする。その
ために、ｎ形中抵抗領域１０の部分における
発生電圧が拡散電位以上となるようにしてホー
ル注入を促進し、ひいては素子がブレークオー
バーを起こすようにする。 ｎ形中抵抗領域１０の構造を上記方法で求まる
範囲とすることによつて、SIサイリスタは実質的
にpn-nダイオードの特性になるため、ｎ形シリ
コン基体２の単位厚み当りの耐圧が大きくなるか
ら、順方向阻止電圧が大きくなるとともに、もれ
電流が小さくかつターンオフ時間が短かくなる効
果がある。 前記第３の実施例のSIサイリスタのアノード側
は、ｎ形中抵抗領域１０をエピタキシイもしくは
拡散法で作成した後、さらにｐ形領域３およびｎ
形低抵抗領域１１を選択拡散で作成するとよい。
なお、カソード側各領域の製法およびｎ形領域５
の不純物密度は第１または第２の実施例に準ず
る。 第１７図は第３の実施例のSIサイリスタの順方
向阻止特性の例を示し、横軸はアノード電圧
VAK、縦軸はアノード電流IAであり、パラメータ
は逆バイアスゲート電圧VGKである。第１７図の
素子はｎ形シリコン基体２の比抵抗が250〜500Ω
cm、厚みが220μｍであり、順方向阻止電圧は
1200V以上ある。 第４の実施例を第１８図ａ乃至第１８図ｃを用
いて説明する。第４の実施例は第３の実施例に基
づき、これを並列化するとともにゲート電極を表
面配線したことに特徴がある。第１８図ａは平面
図、第１８図ｂは正面図、そして第１８図ｃは側
面図を示し、図中１２はｎ形ゲート取出し領域、
１３は表面絶縁層であり、その他の図中符号の説
明は第７図ａおよび第７図ｂに準ずる。 第４の実施例において、ｐ形ゲート取出し領域
１２はボロン等のｐ形不純物を選択拡散法で、表
面絶縁層１３はシリコン酸化膜を熱酸化やCVD
法等によつて作成することができる。その他のカ
ソード側の各領域とｎ形領域５の不純物密度は第
１または第２の実施例と同様に、またアノード側
のｎ形中抵抗領域１０をはじめとした各領域は第
３の実施例と同様にして製作するとよい。 上記第４の実施例によるSIサイリスタは、大電
流容量化のために素子面積を大きくする場合に、
阻止状態でのもれ電流を小さく、かつターンオフ
時間を短縮するのに効果があり、またｐ形ゲート
取出し領域１２でアノード側ｐ形領域３を短絡す
るために、実効チヤンネル面積を減少させること
がなく素子面積を有効利用できる特徴がある。 すでに述べたように、電圧利得が大きい程小さ
なゲート電圧で大きな阻止電圧が得られ、制御回
路が簡単になるという利点を有している。第９図
の結果からわかるように電圧利得が変わつても、
本発明の静電誘導サイリスタは一定チヤンネル電
流密度で比較した場合、オン電圧はほとんど変ら
ない。一方、ゲートターンオフ最大電流密度JATO
は、電圧利得とともに第１２図のように増大す
る。小さなゲート電圧でゲートターンオフ電流が
得られる方が、制御回路が簡単になり、装置を組
んだときに小型になるという長所を有する。従つ
て、あまり電圧利得が小さいとデバイスとしては
優れたものにならない。本発明にかかるSIサイリ
スタは、第１２図に見るように、少なくとも電圧
利得は10以上、望ましくは50以上ということにな
る。 さて、本発明の静電誘導サイリスタの電圧利得
と構造の関係について述べることとする。ゲー
ト・カソード間に高抵抗領域を介在させた本発明
の静電誘導サイリスタの電圧利得と構造の関係は
第１９図のようになる。第１９図に示すように、
ｄはゲート・ゲート間隔、Ｌはゲート長、LGAは
ゲートとアノード間距離、より正確にはゲートと
ゲートからアノード側に延びる空乏層端までの距
離である。電圧利得μは μ＝Ｌ×LGA／d2 ……(2) で与えられる。ゲート電圧による順方向阻止状態
にあつては、ゲート近傍は完全に空乏化している
から、不純物密度はほとんど影響しないことにな
る。 第２０図には、所望の電圧利得を得るためのｄ
とＬ／ｄの関係が一定のLGAに対して示されてい
る。 本発明の静電誘導サイリスタの電圧利得μは、
式(2)の従つて決めればよい。ゲート抵抗rgが小さ
い程SIサイリスタのスイツチング速度は速く、か
つゲートターンオフ電流は大きい。 本発明のSIサイリスタが前記の実施例に限られ
ないことはもちろんである。導電形をまつたく反
対にしたものであつてもよく、ゲート・カソード
間に高抵抗層を介在させてカソードとの間の不純
物密度がゲート側から1011〜５×1014cm-3および
３×1015〜６×1015cm-3の２段に変る層で構成し、
かつ電圧利得を少なくとも10以上とし、ゲート抵
抗rgとゲートピーク電流IGPの積がゲート・チヤン
ネル間の拡散電位Vbiより小さくされていればよ
い。 本発明のSIサイリスタは、スイツチング速度が
速く、オン電圧が小さく、かつ電圧利得が大きい
という特徴を有し、その工業的価値はきわめて高
い。
第１図ａ乃至第１図ｃは埋込みゲート静電誘導
サイリスタの一例を示し、第２図ａ乃至第２図ｃ
と共に本発明の第１の実施例を説明する図で、そ
れぞれａは平面図、ｂは正面図、ｃは側面図であ
り、第３図乃至第５図はゲート・カソード間ｎ形
領域の不純物密度を示す図、第６図ａ乃至第６図
ｃは代表的な順方向阻止特性を示す図、第７図は
ブレークオーバー特性の代表例を示す図、第８図
は電圧利得とブレークオーバー電圧の関係を示す
図、第９図は電圧利得とオン電圧の関係を示す
図、第１０図、第１１図は代表的なターンオン立
上り時間およびターンオフ立下り時間を示す図、
第１２図は電圧利得と実効チヤンネル面積当りの
最大ゲートターンオフ電流密度の関係を示す図、
第１３図は電圧利得とターンオン立上り時間およ
びターンオフ立下り時間の関係を示す図、第１４
図は本発明の第２の実施例の構造を示す図、第１
５図はゲート・カソード間のｎ形領域の不純物密
度を示す図、第１６図ａおよび第１６図ｂは本発
明の第３の実施例を示す図でそれぞれ正面図およ
び側面図であり、第１７図は順方向阻止特性を示
す図、第１８図ａ乃至第１８図ｃは本発明の第４
の実施例を示す図でａは平面図、ｂは正面図、ｃ
は側面図であつて、第１９図は本発明にかかる静
電誘導サイリスタの構造と電圧利得の関係を示す
図、第２０図は同じく電圧利得と構造の関係を示
す図である。
サイリスタの一例を示し、第２図ａ乃至第２図ｃ
と共に本発明の第１の実施例を説明する図で、そ
れぞれａは平面図、ｂは正面図、ｃは側面図であ
り、第３図乃至第５図はゲート・カソード間ｎ形
領域の不純物密度を示す図、第６図ａ乃至第６図
ｃは代表的な順方向阻止特性を示す図、第７図は
ブレークオーバー特性の代表例を示す図、第８図
は電圧利得とブレークオーバー電圧の関係を示す
図、第９図は電圧利得とオン電圧の関係を示す
図、第１０図、第１１図は代表的なターンオン立
上り時間およびターンオフ立下り時間を示す図、
第１２図は電圧利得と実効チヤンネル面積当りの
最大ゲートターンオフ電流密度の関係を示す図、
第１３図は電圧利得とターンオン立上り時間およ
びターンオフ立下り時間の関係を示す図、第１４
図は本発明の第２の実施例の構造を示す図、第１
５図はゲート・カソード間のｎ形領域の不純物密
度を示す図、第１６図ａおよび第１６図ｂは本発
明の第３の実施例を示す図でそれぞれ正面図およ
び側面図であり、第１７図は順方向阻止特性を示
す図、第１８図ａ乃至第１８図ｃは本発明の第４
の実施例を示す図でａは平面図、ｂは正面図、ｃ
は側面図であつて、第１９図は本発明にかかる静
電誘導サイリスタの構造と電圧利得の関係を示す
図、第２０図は同じく電圧利得と構造の関係を示
す図である。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電形の高抵抗半導体基体の一方の主
面に他方の導電形の低抵抗領域を設けてアノード
領域となし、他方の主面近傍の一部に他方の導電
形の低抵抗ゲート領域を設け、前記ゲート領域に
囲まれる前記他方の主面に前記一方の導電形の低
抵抗カソード領域を設け、前記ゲート領域からカ
ソード領域に至る前記一方の導電形の不純物密度
がゲート領域側から1011〜５×1014cm-3および３
×1015〜６×1015cm-3の２段に変る層で構成し、
前記低抵抗ゲート領域の一部が埋込まれ、かつゲ
ート長Ｌ、ゲート間隔ｄ、ゲート・アノード間空
乏層幅LGAからなる式、Ｌ・LGA／d2により計算さ
れる値が10以上になされると共に、前記低抵抗ゲ
ート領域の埋込まれた部分の抵抗rgとゲートピー
ク電流IGPの積がゲート・チヤンネル間の拡散電
位Vbiより小さくすることを特徴とする静電誘導
導サイリスタ。 ２ 前記一方の導電形高抵抗半導体基体の一方の
主面の少なくとも前記カソード領域が設けられた
部分に相対する部分には前記アノード領域を設
け、前記アノード領域を設けない部分には、一方
の導電形高不純物密度領域を設けたことを特徴と
する特許請求の範囲第１項記載の静電誘導サイリ
スタ。 ３ 主電流を制御する前記他方の導電形の低抵抗
ゲート領域が埋込み構造に形成されていることを
特徴とする特許請求の範囲第１項または第２項記
載の静電誘導サイリスタ。 ４ 主電流を制御する前記他方の導電形の低抵抗
ゲート領域が埋込み型表面ゲート構造に形成され
たことを特徴とする特許請求の範囲第１項または
第２項記載の静電誘導サイリスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163382A JPS5788771A (en) | 1980-11-21 | 1980-11-21 | Electrostatic induction thyristor |
| EP81903084A EP0064561B1 (en) | 1980-11-21 | 1981-11-21 | Static induction thyristor |
| DE8181903084T DE3174736D1 (en) | 1980-11-21 | 1981-11-21 | Static induction thyristor |
| PCT/JP1981/000354 WO1982001788A1 (fr) | 1980-11-21 | 1981-11-21 | Tristor d'induction statique |
| US07/215,037 US4984049A (en) | 1980-11-21 | 1988-07-05 | Static induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163382A JPS5788771A (en) | 1980-11-21 | 1980-11-21 | Electrostatic induction thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5788771A JPS5788771A (en) | 1982-06-02 |
| JPH0126187B2 true JPH0126187B2 (ja) | 1989-05-22 |
Family
ID=15772818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163382A Granted JPS5788771A (en) | 1980-11-21 | 1980-11-21 | Electrostatic induction thyristor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4984049A (ja) |
| EP (1) | EP0064561B1 (ja) |
| JP (1) | JPS5788771A (ja) |
| WO (1) | WO1982001788A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940576A (ja) * | 1982-08-30 | 1984-03-06 | Junichi Nishizawa | フオトサイリスタ |
| US4654679A (en) * | 1983-10-05 | 1987-03-31 | Toyo Denki Seizo Kabushiki Kaisha | Static induction thyristor with stepped-doping gate region |
| JPS61198779A (ja) * | 1985-02-28 | 1986-09-03 | Res Dev Corp Of Japan | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
| JPH0534116Y2 (ja) * | 1986-06-09 | 1993-08-30 | ||
| GB2230136B (en) * | 1989-03-28 | 1993-02-10 | Matsushita Electric Works Ltd | Method for manufacturing static induction type semiconductor device and semiconductor devices manufactured thereby |
| US5270742A (en) * | 1990-06-07 | 1993-12-14 | Olympus Optical Co., Ltd. | Image forming apparatus for forming electrostatic latent image using ions as medium, with high-speed driving means |
| JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
| JP2801127B2 (ja) * | 1993-07-28 | 1998-09-21 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| JP3245308B2 (ja) * | 1994-08-26 | 2002-01-15 | 日本碍子株式会社 | 半導体装置の製造方法 |
| JP3277075B2 (ja) * | 1994-09-07 | 2002-04-22 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| DE59812848D1 (de) * | 1997-10-11 | 2005-07-14 | Conti Temic Microelectronic | Gehäuse zur Aufnahme elektronischer Bauelemente |
| SE9704149D0 (sv) * | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
| JP2001024182A (ja) * | 1999-07-12 | 2001-01-26 | Ngk Insulators Ltd | 半導体装置 |
| US8102012B2 (en) * | 2009-04-17 | 2012-01-24 | Infineon Technologies Austria Ag | Transistor component having a shielding structure |
| JP6120550B2 (ja) * | 2011-12-22 | 2017-04-26 | 日本碍子株式会社 | 半導体装置 |
| JP2013149956A (ja) * | 2011-12-22 | 2013-08-01 | Ngk Insulators Ltd | 半導体装置 |
| CN106158943A (zh) * | 2016-06-28 | 2016-11-23 | 长安大学 | N沟碳化硅静电感应晶闸管及其制造方法 |
| US10707340B2 (en) * | 2018-09-07 | 2020-07-07 | Semiconductor Components Industries, Llc | Low turn-on voltage silicon carbide rectifiers |
Citations (5)
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| JPS5599772A (en) * | 1979-01-24 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4170019A (en) * | 1977-08-05 | 1979-10-02 | General Electric Company | Semiconductor device with variable grid openings for controlling turn-off pattern |
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| US4364072A (en) * | 1978-03-17 | 1982-12-14 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction type semiconductor device with multiple doped layers for potential modification |
-
1980
- 1980-11-21 JP JP55163382A patent/JPS5788771A/ja active Granted
-
1981
- 1981-11-21 WO PCT/JP1981/000354 patent/WO1982001788A1/ja active IP Right Grant
- 1981-11-21 EP EP81903084A patent/EP0064561B1/en not_active Expired
-
1988
- 1988-07-05 US US07/215,037 patent/US4984049A/en not_active Expired - Lifetime
Patent Citations (5)
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| JPS5599772A (en) * | 1979-01-24 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0064561B1 (en) | 1986-05-28 |
| EP0064561A4 (en) | 1984-02-03 |
| EP0064561A1 (en) | 1982-11-17 |
| JPS5788771A (en) | 1982-06-02 |
| WO1982001788A1 (fr) | 1982-05-27 |
| US4984049A (en) | 1991-01-08 |
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