JP3245308B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3245308B2
JP3245308B2 JP20254694A JP20254694A JP3245308B2 JP 3245308 B2 JP3245308 B2 JP 3245308B2 JP 20254694 A JP20254694 A JP 20254694A JP 20254694 A JP20254694 A JP 20254694A JP 3245308 B2 JP3245308 B2 JP 3245308B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にノーマリーオフ型の静電誘導（ＳＩ）サイリ
スタの製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】図８
乃至１０は、従来の静電誘導サイリスタ３００およびそ
の製造方法を説明するための斜視断面図である。
【０００３】従来、この種の静電誘導サイリスタ３００
は、次のようにして製造されていた。
【０００４】すなわち、まず、図８に示すように、Ｎ-
基板３１０の一主面にＰ型不純物を選択的に拡散するこ
とにより、Ｐ+のゲート領域３１４を選択的に形成す
る。
【０００５】次に、図９に示すように、化学気相成長法
により、Ｎ-基板３１０上にＮ-エピタキシャル層３２０
を形成する。この際、オートドーピングにより、Ｎ-エ
ピタキシャル層３２０内にもＰ+のゲート領域３１４が
形成される。
【０００６】次に、図１０に示すように、Ｎ-基板３１
０の下面に不純物拡散によりＰ層３１２を形成し、Ｎ-
エピタキシャル層３２０の上面に不純物拡散によりＮ+
層３２２を形成する。
【０００７】次に、Ｐ層３１２の下面にアノード電極３
４０を形成し、Ｎ+層３２２の上面にカソード電極３５
０を形成する。
【０００８】このように形成された静電誘導サイリスタ
３００においては、Ｐ層３１２はアノード、Ｎ+層３２
２はカソードとして機能し、Ｎ-基板３１０およびＮ-エ
ピタキシャル層３２０は共にＮベース３６０として機能
し、Ｐ+のゲート領域３１４はアノード電極３４０とカ
ソード電極３５０との間を流れるアノード電流を制御す
るゲートとして機能する。
【０００９】この従来の静電誘導サイリスタ３００にお
いては、最大遮断電流を大きくするために、高不純物濃
度のＰ+のゲート領域３１４を埋め込んでいる。このよ
うにＰ+のゲート領域３１４をＮベース３６０内に埋め
込むには、まず、図８に示したように、Ｎ-基板３１０
の一主面にＰ+のゲート領域３１４を選択的に形成し、
その後、化学気相成長法により、Ｎ-基板３１０の上に
Ｎ-エピタキシャル層３２０を形成する必要がある。
【００１０】このＮ-エピタキシャル層３２０は、Ｐ+の
ゲート領域３１４が選択的に形成されたＮ-基板３１０
上に形成されるから、Ｐ+のゲート領域３１４上に成長
したＮ-エピタキシャル層３２０にはスタッキングホー
ルド等の結晶欠陥が生じやすく、高品質なＮ-エピタキ
シャル層３２０が得られず、その結果、高品質なＮベー
ス３６０が得られないという問題があった。
【００１１】また、このように、Ｐ+のゲート領域３１
４の不純物がＮ-エピタキシャル層３２０の結晶性に悪
影響を及ぼすから、Ｐ+のゲート領域３１４の不純物濃
度を高くするにも限界があり、その結果、最大遮断電流
を一定限度以上に大きくすることもできなかった。
【００１２】このような従来の静電誘導サイリスタ３０
０およびこの製造方法を利用して、ノーマリーオフ型の
静電誘導サイリスタ４００を製造するには、Ｐ+のゲー
ト領域３１４間にもＰ+領域３１５を設けることが考え
られる。
【００１３】図１１乃至１３は、このような従来の静電
誘導サイリスタ３００の製造方法を利用してノーマリー
オフ型の静電誘導サイリスタ４００を製造する方法を説
明するための斜視断面図である。
【００１４】まず、図１１に示すように、Ｎ-基板３１
０の一主面にＰ型不純物を選択的に拡散することによ
り、Ｐ+のゲート領域３１４を選択的に形成する。さら
に、Ｎ-基板３１０の一主面全面にＰ型不純物を選択的
に拡散することにより、Ｐ+のゲート領域３１４間にＰ+
領域３１５を形成する。
【００１５】次に、図１２に示すように、化学気相成長
法により、Ｎ-基板３１０上にＮ-ピタキシャル層３２０
を形成する。この際、オートドーピングにより、Ｎ-エ
ピタキシャル層３２０内にもＰ+のゲート領域３１４お
よびＰ+領域３１５が形成される。
【００１６】次に、図１３に示すように、Ｎ-基板３１
０の下面に不純物拡散法によりＰ層３１２を形成し、Ｎ
-エピタキシャル層３２０の上面に不純物拡散法により
Ｎ+３２２を形成する。
【００１７】次に、Ｐ層３１２の下面にアノード電極３
４０を形成し、Ｎ+層３２２の上面にカソード電極３５
０を形成する。
【００１８】このように形成された静電誘導サイリスタ
４００においては、Ｐ層３１２はアノード、Ｎ+層３２
２はカソードとして機能し、Ｎ-基板３１０およびＮ-エ
ピタキシャル層３２０は共にＮベース３６０として機能
し、Ｐ+のゲート領域３１４はアノード電極３４０とカ
ソード電極３５０との間を流れるアノード電流を制御す
るゲートとして機能する。さらに、この場合には、Ｐ+
のゲート領域３１４間にＰ+領域３１５を形成している
から、ゲートにバイアスを印加しない状態においても空
乏層はＰ+のゲート領域３１４間に連続して形成され
る。従って、このようにして形成された静電誘導サイリ
スタ４００は、ノーマリーオフ型の静電誘導サイリスタ
として機能する。
【００１９】しかしながら、このようにしてノーマリー
オフ型の静電誘導サイリスタ４００を製造すると、上述
した従来の静電誘導サイリスタ３００を製造する場合の
問題点に加えて、次のような問題がさらに生じてくる。
【００２０】すなわち、このノーマリーオフ型の静電誘
導サイリスタ４００においては、高不純物濃度のＰ+の
ゲート領域３１４だけでなく、Ｐ+領域３１５もＮベー
ス３６０内に埋め込んでいる。このようにＰ+のゲート
領域３１４およびＰ+領域３１５をＮベース３６０内に
埋め込むには、まず、図１１に示したように、Ｎ-基板
３１０の一主面にＰ+のゲート領域３１４およびＰ+領域
３１５を形成し、その後、化学気相成長法により、Ｎ-
基板３１０の上にＮ-エピタキシャル層３２０を形成す
る必要がある。
【００２１】このＮ-エピタキシャル層３２０は、Ｐ+の
ゲート領域３１４およびＰ+領域３１５が形成されたＮ-
基板３１０上に形成されるから、Ｐ+のゲート領域３１
４上やＰ+領域３１５上に成長したＮ-エピタキシャル層
３２０にはスタッキングホールド等の結晶欠陥が生じや
すく、高品質なＮ-エピタキシャル層３２０がＰ+のゲー
ト領域３１４上のみならず、Ｐ+のゲート領域３１４間
においても得られず、その結果、高品質なＮベース３６
０を得ることがより困難となるという問題があった。
【００２２】また、上述した静電誘導サイリスタ４００
においては、Ｐ+のゲート領域３１４はＮ-基板３１０の
一主面に不純物を拡散して形成したものであるから、Ｐ
+ゲート領域３１４の側部は丸くなっている。従って、
Ｐ+のゲート領域３１４間に伸びる空乏層はアノード−
カソード間を流れるアノード電流の流れる方向に対して
平行に伸びず、その結果、大電流を制御できないという
問題があった。
【００２３】従って、本発明の一目的は、高品質なベー
ス内にゲート領域が形成されたノーマリーオフ型の静電
誘導サイリスタの製造方法を提供することにある。
【００２４】また、本発明の他の目的は、大電流を制御
可能なノーマリーオフ型の静電誘導サイリスタの製造方
法を提供することにある。
【００２５】
【課題を解決するための手段】本発明によれば、一導電
型の第１および第２の半導体基板を準備する工程と、前
記第１の半導体基板の一主面に他の導電型の半導体から
なる複数のゲート領域を形成する工程と、前記第１の半
導体基板の前記ゲート領域間の前記一主面に、前記他の
導電型の第１の半導体領域を形成する工程と、前記第１
の半導体基板の前記ゲート領域間の前記一主面と、前記
第２の半導体基板の一主面とを接合する工程と、を有す
ることを特徴とする半導体装置の製造方法が提供され
る。
【００２６】好ましくは、前記第１の半導体基板の一主
面に他の導電型の半導体からなる複数のゲート領域を形
成する工程が、前記第１の半導体基板の前記一主面に凹
部を設け、前記第１の半導体基板の前記凹部の少なくと
も側部に露出する領域に前記他の導電型の半導体からな
るゲート領域を形成する工程である。
【００２７】また、好ましくは、前記第１の半導体基板
の一主面に他の導電型の半導体からなる複数のゲート領
域を形成し、前記第１の半導体基板の前記ゲート領域間
の前記一主面に前記他の導電型の第１の半導体領域を形
成する工程が、前記第１の半導体基板の前記一主面に凹
部を設け、前記凹部間に露出する前記第１の半導体基板
の前記一主面および前記第１の半導体基板の前記凹部の
少なくとも側部に露出する領域に前記他の導電型の半導
体を形成することによって、前記第１の半導体基板の少
なくとも前記凹部の側部に露出する領域にはゲート領域
を、前記凹部間に露出する前記第１の半導体基板の前記
一主面には前記第１の半導体領域を、同時に形成する工
程である。
【００２８】さらに、また、前記第１の半導体基板の一
主面に他の導電型の半導体からなる複数のゲート領域を
形成し、前記第１の半導体基板の前記ゲート領域間の前
記一主面に前記他の導電型の第１の半導体領域を形成す
る工程を、前記第１の半導体基板の前記一主面に凹部を
設け、前記凹部間に露出する前記第１の半導体基板の前
記一主面ならびに前記第１の半導体基板の前記凹部の側
部および底部に露出する領域に前記他の導電型の半導体
を形成することによって、前記第１の半導体基板の前記
凹部の側部および底部に露出する領域にはゲート領域
を、前記凹部間に露出する前記第１の半導体基板の前記
一主面には前記第１の半導体領域を、同時に形成する工
程としてもよい。
【００２９】前記第２の半導体基板の前記一主面に前記
他の導電型の第２の半導体領域を形成した後に、前記第
１の半導体基板の前記ゲート領域間の前記一主面と、前
記第２の半導体基板の前記一主面とを接合する。
【００３０】さらに、また、好ましくは、前記凹部内に
前記ゲート領域と電気的に接続される良導体からなるゲ
ート領域を設けた後に、前記第１の半導体基板の前記ゲ
ート領域間の前記一主面と、前記第２の半導体基板の前
記一主面とを接合する。
【００３１】さらに、また、好ましくは、前記第１の半
導体基板の前記一主面とは反対側の他の主面および前記
第２の半導体基板の前記一主面とは反対側の他の主面の
いずれか一方に、前記他の導電型の高不純物濃度の第１
の半導体層を設ける工程と、アノード電極およびカソー
ド電極の一方を、前記第１の半導体基板の前記他の主面
または前記第１の半導体層と電気的に接続して設ける工
程と、前記アノード電極および前記カソード電極の他方
を、前記第２の半導体基板の前記第２の主面または前記
第１の半導体層と電気的に接続して設ける工程と、をさ
らに有することが好ましい。
【００３２】また、さらに、前記他の導電型の高不純物
の濃度の第１の半導体層を設ける工程の後に前記第１の
半導体基板の前記一主面とは反対側の他の主面および前
記第２の半導体基板の前記一主面とは反対側の他の主面
のうち前記一導電型を示す主面に前記一導電型基板より
も高不純物濃度の第２の半導体層を設ける工程をさらに
有することが好ましい。
【００３３】
【作用】本発明においては、第１の半導体基板の一主面
に他の導電型の半導体からなる複数のゲート領域を形成
し、さらに、この第１の半導体基板のゲート領域間の一
主面に、他の導電型の第１の半導体領域を形成し、その
後、第１の半導体基板のゲート領域間の一主面と、第２
の半導体基板の一主面とを接合している。従って、ゲー
ト領域およびこのゲート領域間の第１の半導体領域が設
けられるベースは、エピタキシャル成長を行うことな
く、第１の半導体基板および第２の半導体基板の接合に
よって形成されるから、均一で高品質な結晶性を有する
ベースを得ることができる。また、ゲート領域の高濃度
のドーピングも可能である。
【００３４】エピタキシャル成長には、約１１００℃以
上の高温が必要とされ、不純物が非常に拡散しやすいの
に対して、半導体基板同士を接合させるには、約２００
〜３００℃以上に加熱すれば接合可能であり、不純物が
ほとんど拡散することがない。なお、この接合は圧力を
加えなくても行うことができるが、圧力を加えた状態で
接合すればより低温で接合することができる。
【００３５】また、本発明においては、ゲート領域間に
もゲート領域と同一導電型の第１の半導体領域を形成し
ている。従って、ゲートにバイアスを印加しない状態に
おいてもゲート領域間に空乏層が容易に広がり、その結
果、ノーマリーオフ型の静電誘導サイリスタが製造され
る。
【００３６】さらに、また、ゲート領域を第１の半導体
基板の一主面に設けられた凹部の側部に露出する第１の
半導体基板の領域に設けることにより、オフ時にゲート
領域から伸びる空乏層のアノード電流方向の長さを大き
くすることができ、チャンネル幅を大きくできる。従っ
て、オフ時の耐圧を高くすることができ、また漏れ電流
も小さくすることができ、遮断能力に優れ、大電流を制
御できる半導体装置を製造することができる。
【００３７】また、このように、チャンネル幅を大きく
できるから、ゲート領域間の間隔を狭くしなくても所定
のオフ特性を得ることができ、従って、第１の半導体基
板の一主面に設ける凹部間の間隔を狭くする必要がなく
なる。その結果、第１の半導体基板の一主面に凹部を微
細加工する際の歩留まりを向上させることができる。
【００３８】また、このように凹部間の間隔を狭くする
必要がなくなるから、凹部間の第１の半導体基板の断面
積が小さくなることも抑制され、凹部間の第１の半導体
基板の抵抗が下がり、その結果、オン電圧が低下して大
電流化が図れる。
【００３９】さらに、第１の半導体基板の凹部の側部に
露出する領域だけでなく凹部の底部に露出する領域にも
他の導電型のゲート領域を形成することによって、ゲー
トの横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、高周波化が図れる。
【００４０】さらに、また、第２の半導体基板の一主面
にも他の導電型の第２の半導体領域を形成し、その後、
第１の半導体基板のゲート領域間の一主面と第２の半導
体基板の一主面とを接合することによって、第１の半導
体基板の一主面および第２の半導体基板の一主面にも高
濃度層が存在し、この高濃度層同士が接合されることに
なるので、両者間の電気的な接合が良好となる。
【００４１】また、第１の半導体基板の一主面に設けら
れた凹部内にゲート領域と電気的に接続される良導体か
らなるゲート電極を設け、その後に、第１の半導体基板
の一主面と第２の半導体基板の一主面とを接合すること
により、ゲートの横方向の抵抗が小さくなって最大遮断
電流を大きくできるとともに、キャリアの引き抜き電流
を増大させることができてより高速のスイッチングが可
能となる。
【００４２】また、ゲート電極は、第１の半導体基板の
一主面および第２の半導体基板の一主面の接合前に、第
１の半導体基板の凹部内にすでに設けられているから、
このように半導体基板内にゲート電極を設ける場合であ
っても、外部から半導体基板にアスペクト比の大きい溝
を設け、その溝内にゲート電極を形成する必要もなくな
る。その結果、ゲート電極上部の半導体基板がその溝に
よって微細に分割されて、高抵抗となることもなくな
る。
【００４３】また、第１の半導体基板の一主面に設けら
れる凹部はゲート電極を収容可能であればよいから、例
え、エッチング速度の小さいドライエッチング法によっ
てこの凹部を形成しても、その形成に時間がかかりすぎ
ることもない。
【００４４】さらに、ゲート電極は、第１の半導体基板
の一主面に設けられた凹部内に設けられているから、第
１の半導体基板の一主面と接合される第２の半導体基板
の一主面には凹部を設ける必要がなく、その一主面は平
面状であってよい。従って、第１の半導体基板の一主面
と第２の半導体基板の一主面とを接合させる場合に特別
な目合わせを行う必要がなくなり、製造が容易となる。
【００４５】なお、ゲート電極としては、不純物をドー
ピングした多結晶シリコン、アルミニウム、およびタン
グステン等の高融点金属が好ましくは用いられる。ゲー
ト電極として多結晶シリコンや高融点金属を用いれば、
より高温で第１の半導体基板と第２の半導体基板の熱拡
散接合を行うことができる。その結果、接合界面の結晶
格子の乱れをより小さくすることができ、良好な接合界
面が得られる。
【００４６】
【実施例】次に、本発明の実施例を添付の図面を参照し
て説明する。
【００４７】（第１の実施例） 図１は、本発明の第１の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【００４８】すなわち、まず、少なくとも互いに接合さ
れる面がそれぞれ鏡面研磨されたＮ-基板１０および２
０を準備する。
【００４９】次に、図１Ａに示すように、Ｎ-基板１０
の下面に不純物拡散法によりＰ+層１２を形成する。次
に、Ｐ型不純物であるボロンを選択的に拡散することに
より、Ｎ-基板１０の上面１４にＰ+のゲート領域４２を
選択的に形成する。
【００５０】次に、図１Ｂに示すように、Ｐ型不純物で
あるボロンを拡散してＮ-基板１０の上面１４の全面に
Ｐ+領域４４を形成することによって、Ｐ+のゲート領域
４２間のＮ-基板１０の上面１４に、ゲート領域間Ｐ+領
域４６を形成する。このゲート領域間Ｐ+領域４６は、
Ｐ+のゲート領域４２と連続して設けられている。
【００５１】一方、図１Ｃに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成する。
【００５２】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【００５３】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【００５４】次に、図１Ｄに示すように、Ｎ-基板１０
の上面１４とＮ-基板２０の下面２４とを接触させた状
態で、水素雰囲気中、約８００℃で加熱することによ
り、Ｎ-基板１０およびＮ-基板２０を接合する。
【００５５】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【００５６】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域４２は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【００５７】本実施例においては、Ｐ+のゲート領域４
２およびゲート領域間Ｐ+領域４６が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。本実施例においては、Ｎ
-基板１０の接合部である上面１４の全面がＰ+となって
いるから、Ｐ+のゲート領域４２も含めて全面で均一に
接合できる。さらにＰ+のゲート領域４２およびゲート
領域間Ｐ+領域４６は共にＰ型であるので、製造プロセ
スも簡便なものとなる。また、Ｐ+のゲート領域４２を
高濃度にすることも可能であり、最大遮断電流を大きく
できる。
【００５８】本実施例においては、Ｐ+のゲート領域４
２間に、このＰ+のゲート領域４２と連続するゲート領
域間Ｐ+領域４６を設けている。従って、ゲートにバイ
アスを印加しない状態においてもＰ+のゲート領域４２
間に空乏層が連続して広がり、ノーマリーオフ型の静電
誘導サイリスタ１００が形成される。
【００５９】なお、本実施例においては、約８００℃で
接合を行ったが、約４００℃以上で接合を行うことがで
きる。しかしながら、約１１００℃以上となるとＰ+の
ゲート領域４２およびゲート領域間Ｐ+領域４６の不純
物がＮ-基板１０、２０内に拡散し、サイリスタの特性
に悪影響を与えるから好ましくない。なお、接合は、よ
り好ましくは、常圧にて約７００〜１１００℃の範囲で
行う。不純物の熱拡散が少なく、かつ接合結晶格子の歪
が小さくできるからである。
【００６０】また、本実施例においては、圧力をＮ-基
板１０および２０の両側から特に加えることなく接合を
行ったが、Ｎ-基板１０および２０の両側から圧力を加
えながら接合を行うことが好ましい。接合温度が下が
り、熱拡散が抑えられ非接触部位が減少するからであ
る。圧力は０．１ｋｇ／ｃｍ2 〜１００ｋｇ／ｃｍ2の
範囲で加えることが好ましい。０．１ｋｇ／ｃｍ2以下
だと接触が不十分となり、１００ｋｇ／ｃｍ2以上だと
変形による位置ずれが生じるからである、このとき、接
合温度は、好ましくは、約４００〜１１００℃であり、
より好ましくは約５００〜１０００℃である。加圧によ
り接合温度の低温化がなされるからである。
【００６１】（第２の実施例） 図２は、本発明の第２の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【００６２】まず、少なくとも互いに接合される面が鏡
面研磨されたＮ-基板１０、２０を準備する。
【００６３】次に、図２Ａに示すように、Ｎ-基板１０
の上面１４にホトリソグラフィ法によって、幅約５０μ
ｍ、深さ約２０μｍの凹部５２を約７０μｍピッチで設
ける。凹部５２間には凸部５４が形成される。この凹部
５２の側部５１はＮ-基板１０の上面１４にほぼ垂直に
設けられている。
【００６４】次に、図２Ｂに示すように、Ｎ-基板１０
の下面に不純物拡散法によりＰ+層１２を形成する。
【００６５】さらに、Ｐ型不純物であるボロンをＮ-基
板１０の上面１４側から全面に拡散することにより、Ｐ
+領域６０をＮ-基板１０の上面１４の全面に形成する。
このように、Ｐ+領域６０を全面に形成することによっ
て、Ｐ+の側部ゲート領域６４、底部ゲート領域６６お
よびゲート領域間Ｐ+領域６２が同時に形成される。Ｐ+
の側部ゲート領域６４および底部ゲート領域６６は凹部
５２の側部５１および底部５３にそれぞれ露出するＮ-
基板１０の領域に形成され、凸部５４の上面５６に露出
するＮ-基板１０の領域にはゲート領域間Ｐ+領域６０が
形成される。Ｐ+の底部ゲート領域６６、側部ゲート領
域６４およびゲート領域間Ｐ+領域６２は連続して形成
されている。Ｐ+の側部ゲート領域６４および底部ゲー
ト領域６６によってＰ+のゲート領域６５を構成してい
る。なお、ボロンの拡散はＢＢｒ3＋Ｏ2雰囲気中で約１
０５０〜１２００℃の温度で行った。また、このボロン
の拡散時には、凹部５２の側部５１および底部５３なら
びに凸部５４の上面５６には酸化膜が形成されるが、図
示しなかった。
【００６６】一方、図２Ｃに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成する。
【００６７】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【００６８】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【００６９】次に、図２Ｄに示すように、凹部５２間の
Ｎ-基板１０の凸部５４の上面５６とＮ-基板２０の下面
２４とを接触させた状態で、水素雰囲気中、約８００℃
で加熱することにより、Ｎ-基板１０およびＮ-基板２０
を接合する。
【００７０】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【００７１】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域６５は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【００７２】本実施例においても、Ｐ+のゲート領域６
５およびゲート領域間Ｐ+領域６２が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。また、Ｐ+のゲート領域
６５を高濃度にすることも可能であり、最大遮断電流を
大きくできる。
【００７３】本実施例においては、Ｐ+のゲート領域６
５間に、このゲート領域６５と連続するゲート領域間Ｐ
+領域６２を設けている。従って、ゲートにバイアスを
印加しない状態においてもゲート領域６５間、特に側部
ゲート領域６４間に空乏層が連続して広がり、ノーマリ
ーオフ型の静電誘導サイリスタ１００が形成される。
【００７４】本実施例においては、Ｎ-基板１０の上面
１４に凹部５２を設け、凹部５２とＮ-基板２０の下面
２４とによって、Ｎベース３０内に空洞を形成してい
る。そして、本実施例においては、Ｎ-基板１０の凹部
５２の側部５１に露出する領域に側部ゲート領域６４を
設けている。アノード電流は、凹部５２の側部５１に沿
って流れるから、このように側部ゲート領域６４を凹部
５２の側部５１に沿って設けることにより、チャンネル
幅を大きくすることができ、オフ時にゲート領域６５か
ら伸びる空乏層のアノード電流方向の長さを大きくする
ことができる。従って、オフ時の耐圧を高くすることが
でき、また漏れ電流も小さくすることができ、遮断能力
に優れ、大電流を制御可能な静電誘導サイリスタ１００
が得られる。
【００７５】また、このように、チャンネル幅を大きく
できるから、ゲート領域６５間の距離を小さくしなくて
も所定のオフ特性を得ることができ、従って、Ｎ-基板
１０の凹部５２間の距離を小さくする必要がなくなる。
その結果、Ｎ-基板１０の上面に凹部５２を微細加工す
る際の歩留まりを向上させることができる。
【００７６】また、このように凹部５２間の距離を小さ
くする必要がなくなるから、凹部５２間のＮ-基板１０
の断面積が小さくなることも抑制され、凹部５２間のＮ
-基板１０の抵抗が下がり、その結果、オン電圧が低下
して大電流化が図れる。さらに、本実施例のように、凹
部５２の側部５１を、アノード電極９２とカソード電極
９４との間を流れるアノード電流の方向にほぼ平行に設
けることによって、側部ゲート領域６４もアノード電流
の方向にほぼ平行に形成することができ、その結果、オ
フ時に空乏層をゲート領域６５間のチャンネル全長にわ
たって均一に伸張させることができる。従って、オフ時
の耐圧をより高くすることができ、また漏れ電流もより
小さくすることができ、遮断能力により優れ、より大電
流が制御可能な静電誘導サイリスタ１００が得られる。
【００７７】（第３の実施例） 図３は、本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【００７８】まず、図３Ａおよび図３Ｂに示すように、
第１の実施例の場合と同様にして、Ｎ-基板１０の下面
にＰ+層１２を形成し、Ｎ-基板１０の上面１４にＰ+の
ゲート領域４２およびゲート領域間Ｐ+領域４６を形成
する。このゲート領域間Ｐ+領域４６は、Ｐ+のゲート領
域４２と連続して設けられている。
【００７９】一方、図３Ｃに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成し、Ｎ-基
板２０の下面２４に不純物拡散法によりＰ+領域２６を
全面に形成する。
【００８０】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【００８１】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【００８２】次に、図３Ｄに示すように、Ｎ-基板１０
の上面１４とＮ-基板２０の下面２４とを接触させた状
態で、水素雰囲気中、約８００℃で加熱することによ
り、Ｎ-基板１０およびＮ-基板２０を接合する。
【００８３】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【００８４】このようにして形成された静電誘導サイリ
スタ１００においても、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域４２は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【００８５】本実施例においても、Ｐ+のゲート領域４
２およびゲート領域間Ｐ+領域４６が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。本実施例においても、Ｎ
-基板１０の接合部である上面１４の全面がＰ+となって
いるから、Ｐ+のゲート領域４２も含めて全面で均一に
接合できる。さらに、Ｎ-基板２０の下面２４にもＰ+領
域２６が形成されているから、電気的な接合がより良好
となる。また、Ｐ+のゲート領域４２を高濃度にするこ
とも可能であり、最大遮断電流を大きくできる。
【００８６】本実施例においては、Ｐ+のゲート領域４
２間に、このＰ+のゲート領域４２と連続するゲート領
域間Ｐ+領域４６を設け、ゲート領域間Ｐ+領域４６上に
は、さらに、Ｐ+領域２６を設けている。従って、ゲー
トにバイアスを印加しない状態においてもＰ+のゲート
領域４２間に空乏層が連続して広がり、ノーマリーオフ
型の静電誘導サイリスタ１００が形成される。
【００８７】（第４の実施例） 図４は、本発明の第４の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【００８８】まず、図４Ａおよび図４Ｂに示すように、
第２の実施例の場合と同様にして、Ｎ-基板１０の上面
１４に凹部５２および凸部５４を形成し、Ｎ-基板１０
の下面に不純物拡散法によりＰ+層１２を形成し、Ｐ+の
側部ゲート領域６４および底部ゲート領域６６を凹部５
２の側部５１および底部５３にそれぞれ露出するＮ-基
板１０の領域に形成し、凸部５４の上面５６に露出する
Ｎ-基板１０の領域にはゲート領域間Ｐ+領域６２を形成
する。Ｐ+の底部ゲート領域６６、側部ゲート領域６４
およびゲート領域間Ｐ+領域６２は連続して形成されて
いる。Ｐ+側部ゲート領域６４および底部ゲート領域６
６によってＰ+のゲート領域６５を構成している。
【００８９】一方、図４Ｃに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成し、Ｎ-基
板２０の下面２４に不純物拡散法によりＰ+領域２６を
全面に形成する。
【００９０】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【００９１】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【００９２】次に、図４Ｄに示すように、凹部５２間の
Ｎ-基板１０の凸部５４の上面５６とＮ-基板２０の下面
２４とを接触させた状態で、水素雰囲気中、約８００℃
で加熱することにより、Ｎ-基板１０およびＮ- 基板２
０を接合する。
【００９３】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【００９４】このようにして形成された静電誘導サイリ
スタ１００においても、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域６５は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【００９５】本実施例においても、Ｐ+のゲート領域６
５およびゲート領域間Ｐ+領域６２が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。さらに、Ｎ-基板２０の
下面２４にもＰ+領域２６が形成されているから、電気
的な接合がより良好となる。また、Ｐ+のゲート領域６
５を高濃度にすることも可能であり、最大遮断電流を大
きくできる。
【００９６】本実施例においては、Ｐ+のゲート領域６
５間に、このゲート領域６５と連続するゲート領域間Ｐ
+領域６２を設け、ゲート領域間Ｐ+領域６２上には、さ
らに、Ｐ+領域２６を設けている。従って、ゲートにバ
イアスを印加しない状態においてもゲート領域６５間、
特に側部ゲート領域６４間に空乏層が連続して広がり、
ノーマリーオフ型の静電誘導サイリスタ１００が形成さ
れる。
【００９７】（第５の実施例） 図５、図６は、本発明の第５の実施例の静電誘導サイリ
スタおよびその製造方法を説明するための断面図であ
る。
【００９８】まず、図５Ａおよび図５Ｂに示すように、
第２の実施例の場合と同様にして、Ｎ-基板１０の上面
１４に凹部５２および凸部５４を形成し、Ｎ-基板１０
の下面に不純物拡散法によりＰ+層１２を形成し、Ｐ+の
側部ゲート領域６４および底部ゲート領域６６を凹部５
２の側部５１および底部５３にそれぞれ露出するＮ-基
板１０の領域に形成し、凸部５４の上面５６に露出する
Ｎ-基板１０の領域にはゲート領域間Ｐ+領域６２を形成
する。Ｐ+の底部ゲート領域６６、側部ゲート領域６４
およびゲート領域間Ｐ+領域６２は連続して形成されて
いる。Ｐ+側部ゲート領域６４および底部ゲート領域６
６によってＰ+のゲート領域６５を構成している。
【００９９】次に、図５Ｃに示すように、膜厚約０．３
μｍのタングステンからなるゲート電極膜７２を、ＣＶ
Ｄ法により、Ｎ-基板１０の上面１４の全面に形成す
る。
【０１００】次に、図５Ｄに示すように、ゲート電極膜
７２をホトリソグラフィ技術によってパターニングして
幅約２５μｍのゲート電極７４を、底部ゲート領域６６
上であって、凹部５２内に形成する。
【０１０１】一方、図６Ａに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成する。
【０１０２】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【０１０３】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【０１０４】次に、図６Ｂに示すように、凹部５２間の
Ｎ-基板１０の凸部５４の上面５６とＮ-基板２０の下面
２４とを接触させた状態で、水素雰囲気中、約８００℃
で加熱することにより、Ｎ-基板１０およびＮ-基板２０
を接合する。なお、ゲート電極７４にアルミニウムを用
いた場合には、約４００℃で接合する。
【０１０５】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【０１０６】このようにして形成された静電誘導サイリ
スタ１００においても、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域６５は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【０１０７】本実施例においても、Ｐ+のゲート領域６
５およびゲート領域間Ｐ+領域６２が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。また、Ｐ+のゲート領域
６５を高濃度にすることも可能であり、最大遮断電流を
大きくできる。
【０１０８】本実施例においても、Ｐ+のゲート領域６
５間に、このゲート領域６５と連続するゲート領域間Ｐ
+領域６２を設けている。従って、ゲートにバイアスを
印加しない状態においてもゲート領域６５間、特に側部
ゲート領域６４間に空乏層が連続して広がり、ノーマリ
ーオフ型の静電誘導サイリスタ１００が形成される。
【０１０９】本実施例においては、さらに、底部ゲート
領域６６上にタングステンからなるゲート電極７４を設
けているから、ゲートの横方向の抵抗が小さくなって最
大遮断電流を大きくできるとともに、キャリアの引き抜
き電流を増大させることができてより高速のスイッチン
グが可能となる。
【０１１０】また、ゲート電極７４は、Ｎ-基板１０お
よびＮ-基板２０の接合前に、Ｎ-基板１０の凹部５２内
にすでに収容されているから、このようにゲート電極７
４を設ける場合であっても、外部からＮ+層２２および
Ｎ-基板２０にアスペクト比の大きい溝を設け、この溝
内にゲート電極７４を形成する必要もなくなり、またＮ
+層２２およびＮ-基板２０がその溝によって微細に分割
されて高抵抗となることもなくなる。
【０１１１】また、Ｎ-基板１０の上面に設けられた凹
部５２はゲート電極７４を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
【０１１２】さらに、ゲート電極７４は、Ｎ-基板１０
の上面に設けられた凹部５２内に収容されているから、
Ｎ-基板１０の上面の凸部５４と接合されるＮ-基板２０
の下面２４には凹部を設ける必要がなく、その下面２４
は平面状であってよい。従って、Ｎ-基板１０の上面の
凸部５４とＮ-基板２０の下面２４とを接合させる場合
に特別な目合わせを行う必要がなくなり、製造が容易と
なる。
【０１１３】（第６の実施例） 図７は、本発明の第６の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【０１１４】まず、図５Ａ乃至図５Ｄに示す第５の実施
例の場合と同様に、Ｎ-基板１０の上面１４に凹部５２
および凸部５４を形成し、Ｎ-基板１０の下面に不純物
拡散法によりＰ+層１２を形成し、Ｐ+の側部ゲート領域
６４および底部ゲート領域６６を凹部５２の側部５１お
よび底部５３にそれぞれ露出するＮ-基板１０の領域に
形成し、凸部５４の上面５６に露出するＮ-基板１０の
領域にはゲート領域間Ｐ+領域６２を形成する。Ｐ+の底
部ゲート領域６６、側部ゲート領域６４およびゲート領
域間Ｐ+領域６２は連続して形成されている。Ｐ+の側部
ゲート領域６４および底部ゲート領域６６によってＰ+
のゲート領域６５を構成している。さらに、タングステ
ンからなるゲート電極７４を、選択的に、底部ゲート領
域６６上であって、凹部５２内に形成する。
【０１１５】一方、図７Ａに示すように、Ｎ-基板２０
の上面に不純物拡散法によりＮ+層２２を形成し、Ｎ-基
板２０の下面２４に不純物拡散法によりＰ+領域２６を
全面に形成する。
【０１１６】次に、硫酸＋過酸化水素水溶液によって、
Ｎ-基板１０および２０の超音波洗浄を行って有機物や
金属を除去する。
【０１１７】次に、Ｎ-基板１０および２０を純水で洗
浄し、室温でスピンナ乾燥する。
【０１１８】次に、図７Ｂに示すように、凹部５２間の
Ｎ-基板１０の凸部５４の上面５６とＮ-基板２０の下面
２４とを接触させた状態で、水素雰囲気中、約８００℃
で加熱することにより、Ｎ-基板１０およびＮ-基板２０
を接合する。
【０１１９】次に、Ｎ-基板１０の下面に形成されたＰ+
層１２の下面およびＮ-基板２０の上面に形成されたＮ+
層２２の上面に、アノード電極９２およびカソード電極
９４をそれぞれ形成する。
【０１２０】このようにして形成された静電誘導サイリ
スタ１００においても、Ｐ+層１２はアノード、Ｎ+層２
２はカソード、Ｎ-基板１０およびＮ-基板２０はともに
Ｎベース３０として機能し、Ｐ+のゲート領域６５は、
アノード電極９２とカソード電極９４との間を流れるア
ノード電流を制御するゲートとして機能する。
【０１２１】本実施例においても、Ｐ+のゲート領域６
５およびゲート領域間Ｐ+領域６２が埋め込まれるＮベ
ース３０はＮ-基板１０およびＮ-基板２０の接合によっ
て形成されるから、均一で高品質な結晶性を有するＮベ
ース３０を得ることができる。さらに、Ｎ-基板２０の
下面２４にもＰ+領域２６が形成されているから、電気
的な接合がより良好となる。
【０１２２】本実施例においても、Ｐ+のゲート領域６
５間に、このゲート領域６５と連続するゲート領域間Ｐ
+領域６２を設け、ゲート領域間Ｐ+領域６２上には、さ
らに、Ｐ+領域２６を設けている。従って、ゲートにバ
イアスを印加しない状態においてもゲート領域６５間、
特に側部ゲート領域６４間に空乏層が連続して広がり、
ノーマリーオフ型の静電誘導サイリスタ１００が形成さ
れる。
【０１２３】本実施例においても、さらに、底部ゲート
領域６６上にタングステンからなるゲート電極７４を設
けているから、ゲートの横方向の抵抗が小さくなって最
大遮断電流を大きくできるとともに、キャリアの引き抜
き電流を増大させることができてより高速のスイッチン
グが可能となる。
【０１２４】なお、上記第５および第６の実施例におい
ては、ゲート電極７４をタングステンによって形成した
が、モリブデン等の他の高融点金属やボロン等の不純物
をドーピングした多結晶シリコン等を用いることがで
き、さらにはアルミニウム等を用いてもよい。
【０１２５】
【発明の効果】本発明の半導体装置の製造方法において
は、第１の半導体基板の一主面に他の導電型の半導体か
らなる複数のゲート領域を形成し、さらに、この第１の
半導体基板のゲート領域間の一主面に、他の導電型の第
１の半導体領域を形成し、その後、第１の半導体基板の
ゲート領域間の一主面と、第２の半導体基板の一主面と
を接合しているから、均一で高品質な結晶性を有するベ
ースを得ることができる。
【０１２６】また、本発明においては、ゲート領域間に
もゲート領域と同一導電型の第１の半導体領域を形成し
ているから、ノーマリーオフ型の静電誘導サイリスタが
容易に製造される。
【０１２７】さらに、また、ゲート領域を第１の半導体
基板の一主面に設けられた凹部の側部に露出する第１の
半導体基板の領域に設けることにより、オフ時の耐圧を
高くすることができ、また漏れ電流も小さくすることが
でき、遮断能力に優れ、大電流を制御できる半導体装置
を製造することができる。また、凹部の間隔も広くする
ことができ、その結果、第１の半導体基板の一主面に凹
部を微細加工する際の歩留まりを向上させることができ
る。さらに、凹部間の第１の半導体基板の断面積が小さ
くなることも抑制され、凹部間の第１の半導体基板の抵
抗が下がり、その結果、オン電圧が低下して大電流化が
図れる。
【０１２８】さらに、第１の半導体基板の凹部の側部に
露出する領域だけでなく凹部の底部に露出する領域にも
他の導電型のゲート領域を形成することによって、ゲー
トの横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、高周波化が図れる。
【０１２９】さらに、また、第２の半導体基板の一主面
にも他の導電型の第２の半導体領域を形成し、その後、
第１の半導体基板のゲート領域間の一主面と第２の半導
体基板の一主面とを接合することによって、電気的な接
合が良好となる。
【０１３０】また、第１の半導体基板の一主面に設けら
れた凹部内にゲート領域と電気的に接続される良導体か
らなるゲート電極を設け、その後に、第１の半導体基板
の一主面と第２の半導体基板の一主面とを接合すること
により、ゲートの横方向の抵抗が小さくなって最大遮断
電流を大きくできるとともに、キャリアの引き抜き電流
を増大させることができてより高速のスイッチングが可
能となる。
【０１３１】また、ゲート電極は、第１の半導体基板の
一主面および第２の半導体基板の一主面の接合前に、第
１の半導体基板の凹部内にすでに設けられているから、
このように半導体基板内にゲート電極を設ける場合であ
っても、外部から半導体基板にアスペクト比の大きい溝
を設け、その溝内にゲート電極を形成する必要もなくな
る。その結果、ゲート電極上部の半導体基板がその溝に
よって微細に分割されて、高抵抗となることもなくな
る。
【０１３２】また、第１の半導体基板の一主面に設けら
れる凹部はゲート電極を収容可能であればよいから、例
え、エッチング速度の小さいドライエッチング法によっ
てこの凹部を形成しても、その形成に時間がかかりすぎ
ることもない。
【０１３３】さらに、ゲート電極は、第１の半導体基板
の一主面に設けられた凹部内に設けられているから、第
１の半導体基板の一主面と接合される第２の半導体基板
の一主面には凹部を設ける必要がなく、その一主面は平
面状であってよい。従って、第１の半導体基板の一主面
と第２の半導体基板の一主面とを接合させる場合に特別
な目合わせを行う必要がなくなり、製造が容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図２】本発明の第２の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図３】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図４】本発明の第４の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図５】本発明の第５および第６の実施例の静電誘導サ
イリスタおよびその製造方法を説明するための断面図で
ある。
【図６】本発明の第５の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図７】本発明の第６の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図８】従来の静電誘導サイリスタおよびその製造方法
を説明するための斜視断面図である。
【図９】従来の静電誘導サイリスタおよびその製造方法
を説明するための斜視断面図である。
【図１０】従来の静電誘導サイリスタおよびその製造方
法を説明するための斜視断面図である。
【図１１】従来のノーマリーオフ型の静電誘導サイリス
タおよびその製造方法を説明するための斜視断面図であ
る。
【図１２】従来のノーマリーオフ型の静電誘導サイリス
タおよびその製造方法を説明するための斜視断面図であ
る。
【図１３】従来のノーマリーオフ型の静電誘導サイリス
タおよびその製造方法を説明するための斜視断面図であ
る。
【符号の説明】
１０…Ｎ-基板 １２…Ｐ+層 １４…上面 ２０…Ｎ-基板 ２２…Ｎ+層 ２４…下面 ２６…Ｐ+領域 ３０…Ｎベース ４２…Ｐ+のゲート領域 ４４…Ｐ+領域 ４６…ゲート領域間Ｐ+領域 ５１…側部 ５２…凹部 ５３…底部 ５４…凸部 ５６…上面 ６０…Ｐ+領域 ６２…ゲート領域
間Ｐ+領域 ６４…側部ゲート領域 ６５…ゲート領域 ６６…底部ゲート領域 ７２…ゲート電極
膜 ７４…ゲート電極 ９２…アノード電
極 ９４…カソード電極 １００…静電誘導
サイリスタ
フロントページの続き (56)参考文献 特開 平８−55978（ＪＰ，Ａ) 特開 平７−45815（ＪＰ，Ａ) 特開 平４−94574（ＪＰ，Ａ) 特開 平１−145860（ＪＰ，Ａ) 特開 平３−222364（ＪＰ，Ａ) 特開 昭62−62558（ＪＰ，Ａ) 特開 昭61−183966（ＪＰ，Ａ) 特開 昭61−183915（ＪＰ，Ａ) 特開 昭60−77463（ＪＰ，Ａ) 特公 平１−26187（ＪＰ，Ｂ２) 特公 昭57−9226（ＪＰ，Ｂ２) 米国特許4198645（ＵＳ，Ａ) 欧州特許出願公開22483（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】一導電型の第１および第２の半導体基板を
    準備する工程と、前記第１の半導体基板の一主面に他の
    導電型の半導体からなる複数のゲート領域を形成する工
    程と、前記第１の半導体基板の前記ゲート領域間の前記
    一主面に、前記他の導電型の第１の半導体領域を形成す
    る工程と、前記第１の半導体基板の前記ゲート領域間の
    前記一主面と、前記第２の半導体基板の一主面とを接合
    する工程と、を有することを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】前記第１の半導体基板の一主面に他の導電
    型の半導体からなる複数のゲート領域を形成する前記工
    程が、前記第１の半導体基板の前記一主面に凹部を設
    け、前記第１の半導体基板の前記凹部の少なくとも側部
    に露出する領域に前記他の導電型の半導体からなるゲー
    ト領域を形成する工程であることを特徴とする請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】前記第１の半導体基板の一主面に他の導電
    型の半導体からなる複数のゲート領域を形成し、前記第
    １の半導体基板の前記ゲート領域間の前記一主面に前記
    他の導電型の第１の半導体領域を形成する工程が、前記
    第１の半導体基板の前記一主面に凹部を設け、前記凹部
    間に露出する前記第１の半導体基板の前記一主面および
    前記第１の半導体基板の前記凹部の少なくとも側部に露
    出する領域に前記他の導電型の半導体を形成することに
    よって、前記第１の半導体基板の少なくとも前記凹部の
    側部に露出する領域にはゲート領域を、前記凹部間に露
    出する前記第１の半導体基板の前記一主面には前記第１
    の半導体領域を、同時に形成する工程であることを特徴
    とする請求項１または２記載の半導体装置の製造方法。
  4. 【請求項４】前記第１の半導体基板の一主面に他の導電
    型の半導体からなる複数のゲート領域を形成し、前記第
    １の半導体基板の前記ゲート領域間の前記一主面に前記
    他の導電型の第１の半導体領域を形成する工程が、前記
    第１の半導体基板の前記一主面に凹部を設け、前記凹部
    間に露出する前記第１の半導体基板の前記一主面ならび
    に前記第１の半導体基板の前記凹部の側部および底部に
    露出する領域に前記他の導電型の半導体を形成すること
    によって、前記第１の半導体基板の前記凹部の側部およ
    び底部に露出する領域にはゲート領域を、前記凹部間に
    露出する前記第１の半導体基板の前記一主面には前記第
    １の半導体領域を、同時に形成する工程であることを特
    徴とする請求項３記載の半導体装置の製造方法。
  5. 【請求項５】前記第２の半導体基板の前記一主面に前記
    他の導電型の第２の半導体領域を形成した後に、前記第
    １の半導体基板の前記ゲート領域間の前記一主面と、前
    記第２の半導体基板の前記一主面とを接合することを特
    徴とする請求項１乃至４のいずれか１項に記載の半導体
    装置の製造方法。
  6. 【請求項６】前記凹部内に前記ゲート領域と電気的に接
    続される良導体からなるゲート領域を設けた後に、前記
    第１の半導体基板の前記ゲート領域間の前記一主面と、
    前記第２の半導体基板の前記一主面とを接合することを
    特徴とする請求項２乃至５のいずれか１項に記載の半導
    体装置の製造方法。
  7. 【請求項７】前記第１の半導体基板の前記一主面とは反
    対側の他の主面および前記第２の半導体基板の前記一主
    面とは反対側の他の主面のいずれか一方に、前記他の導
    電型の高不純物濃度の第１の半導体層を設ける工程と、
    アノード電極およびカソード電極の一方を、前記第１の
    半導体基板の前記他の主面または前記第１の半導体層と
    電気的に接続して設ける工程と、前記アノード電極およ
    び前記カソード電極の他方を、前記第２の半導体基板の
    前記第２の主面または前記第１の半導体層と電気的に接
    続して設ける工程と、をさらに有することを特徴とする
    請求項１乃至６のいずれか１項に記載の半導体装置の製
    造方法。
  8. 【請求項８】前記他の導電型の高不純物の濃度の第１の
    半導体層を設ける工程の後に前記第１の半導体基板の前
    記一主面とは反対側の他の主面および前記第２の半導体
    基板の前記一主面とは反対側の他の主面のうち前記一導
    電型を示す主面に前記一導電型基板よりも高不純物濃度
    の第２の半導体層を設ける工程をさらに有することを特
    徴とする請求項７記載の半導体装置の製造方法。
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