JPH0778964A - ターンオフ形半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】ブロックゲインを高め、かつ熱破壊をなくし
て、大電流を高速に遮断することができるターンオフ形
半導体素子を提供する。 【構成】第１ゲート領域の両サイドのｎエミッタ層３′
をカソード電極と電気的に絶縁して、能動領域として機
能させないようにすることにより、溝の深さの異なるｎ
エミッタ層３′の下に設けたｐゲート層６，６′間の空
乏層を広がり易くし、素子全体で一様にピンチオフさせ
る。 【効果】ブロックゲインの低下や電流集中による熱破壊
がなく、大電流を高速に遮断することができるため、信
頼性の高いターンオフ形半導体素子が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はターンオフ形半導体素子
に係り、特に高速スイッチング及び可制御電流の大電流
化に好適なターンオフ形半導体素子に関する。

【０００２】

【従来の技術】インバータ等の電力変換装置の高周波化
及び大電力化の要求を満たすため、高速で大電流を遮断
できるターンオフ形半導体素子の開発が望まれている。
ターンオフ形半導体素子の代表的なものの一つとして、
ゲート信号によりオン，オフが可能な静電誘導（ＳＩ）
サイリスタが挙げられる。例えば、特願平2−246974 号
に記載されているリセスゲート型構造の素子がある。こ
のＳＩサイリスタはゲート部を切り込み型とし、ｎエミ
ッタを細かく分割して、溝底面にｐゲート層を設け、更
に、ゲート配線抵抗を小さくするため配線電極としてメ
タルシリサイドを設けてある。また、微細に分割したｎ
エミッタをゲート領域と絶縁して一つのカソード電極と
してコンタクトするため、溝内に絶縁膜を埋め込んだ構
造である。この構造の特徴は、ｎエミッタを微細化して
あるため、ゲートインピーダンスを極限まで小さくで
き、また、ブロックゲイン（アノード電圧と阻止のため
に必要なゲート電圧の比）を十分高めることができるの
で、大電流を高速に遮断できることである。

【０００３】図８はリセスゲート型ＳＩサイリスタにお
けるカソードパターンの一部（ａ）及びユニットの平面
パターン（ｂ）とその主要部分の断面構造（ｃ）を示し
たものである。大容量のＳＩサイリスタは、この多数の
ユニットがリング状に、かつ多重に配置された構成から
成っている。基本構成は、（ｃ）に示すようにｐエミッ
タ層１３１，ｎベース層１３２，ｎエミッタ層１３３か
らなるｐｎｎ+ ダイオードを構成し、ｎエミッタ層１３
３に対してほぼ垂直にエッチダウンしたｎベース層１３
２に自己整合的にｐゲート層１３４，１３４′を設け、
該溝内及び第１ゲート領域両サイドのｎエミッタ層１３
３′の外側の側壁には絶縁膜１３５が設けてある。ま
た、外部との接続を取るため、オーミック接続したアル
ミニウム(Ａｌ)系金属膜のカソード電極１３６，ゲート
電極１３７，アノード電極１３８が設けてある。

【０００４】

【発明が解決しようとする課題】上記リセスゲート型Ｓ
Ｉサイリスタにおいて、ブロックゲインを高めて大電流
を高速に遮断するためには、オン特性を損なわない範囲
で、できるだけｐゲート層間隔を狭める必要がある。こ
のためには溝をできるだけ垂直に形成し、溝底面にｐゲ
ート層を設けるのが有利である。溝が垂直でない場合、
溝側壁にサイドスペーサであるシリコン酸化膜(Ｓｉ
Ｏ₂）が形成されず、溝側壁にもｐ層が形成されてしま
い、ゲート，カソード間の耐圧が低下する。溝を形成す
る方法としては、ドライエッチング法あるいはウエット
エッチング法があるが、ドライエッチング法は、ウエッ
トエッチングに比べてサイドエッチングが少なく、ま
た、異方性が得られるため、微細、かつ垂直な溝を形成
するには適している。しかし、ドライエッチ法で溝を形
成した場合、次のような問題がある。素子内に溝幅の異
なる領域が存在し、これを同時にエッチングした場合、
溝幅によってエッチング量が大きく異なり、溝幅が広く
（アスペクト比小）なるほどエッチング量が多くなり、
また、溝の深さが深くなるほどこの差は大きくなる。こ
の理由は、溝幅が広くなるほどエッチングガスが溝内に
入りやすいためと考えられる。現状のドライエッチング
技術ではこの問題を解決するのは困難である。

【０００５】図８のＳＩサイリスタにおいて、ｐゲート
層１３４及び１３４′を形成するための溝を前述したド
ライエッチング法で形成した場合、等間隔で設けた溝幅
の狭い第１ゲート領域の溝に比べて、溝幅の広い第２ゲ
ート領域の溝は深くなる。このことは、第１ゲート領域
両サイドのｎエミッタ層１３３′間のｐゲート層134,１
３４′の距離（Ｗ_G2）は、等間隔で設けたｐゲート層１
３４の距離（Ｗ_G1）よりも長くなる。このため、隣接す
るｐゲート層間でピンチオフさせてアノード電流を遮断
する際に、両サイドのｎエミッタ層１３３′は、他の部
分よりもｐゲート層間隔が広いためにピンチオフしづら
くなる。したがつて、ユニット内にｐゲート層間の距離
が異なる領域が存在する場合には、ブロックゲインの低
下及び両サイドのｎエミッタ層１３３′部に電流集中が
起こり、著しい場合には素子が熱破壊し、大電流を高速
に遮断することができないなどの問題があった。

【０００６】本発明の目的は、隣接するｐゲート間の空
乏層の広がりを一様にし、ブロックゲインを高め、かつ
熱破壊をなくして、大電流を高速に遮断することができ
るターンオフ形半導体素子を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成する本発
明ターンオフ形半導体素子の特徴は、第１ゲート領域に
設けた両サイドのｎエミッタ層を能動領域として機能さ
せないようにした点にある。

【０００８】

【作用】ターンオフ時において、ユニット内にｐゲート
層間の距離が異なるところが存在しても、隣接するｐゲ
ート層間の空乏層の広がりが一様になり、この結果ブロ
ックゲインが向上し、かつ熱破壊をなくして大電流を高
速に遮断することができる。

【０００９】

【実施例】以下本発明ターンオフ形半導体素子を実施例
として示した図面を用いて詳細に説明する。

【００１０】図１は本発明によるリセスゲート型ＳＩサ
イリスタの一実施例を示す概略断面図である。基本構成
は、ｐエミッタ層１，ｎベース層２，ｎエミッタ層３か
らなるｐｎｎ+ ダイオードを構成し、ｎエミッタ層３に
対してほぼ垂直にエッチダウンしたｎベース層２に高融
点金属シリサイド層、例えばチタンシリサイド(ＴｉＳ
ｉ₂）層４を垂直面５に対して自己整合的に設け、該シ
リサイド層４を取り囲みｎベース層２に接続した第１の
ゲート領域及びこれらを外部と接続するための第２のゲ
ート領域にｐゲート層６、及び６′を設け、溝内及び第
１のゲート領域の両サイドのｎエミッタ層３′の外側の
側壁には第１の絶縁膜７を設け、該両サイドのｎエミッ
タ層３′の表面には第２の絶縁膜８が設けてある。ま
た、外部との接続を取るため、オーミック接続したアル
ミニウム（Ａｌ）系金属膜のカソード電極９，ゲート電
極１０，アノード電極１１が設けてある。

【００１１】次に動作原理について説明する。まず、ア
ノード電極１１に正、カソード電極９に負の電圧を印加
し、ゲート電極１０にバイアスを印加しないときはｐｎ
ｎ+ダイオードとして動作し導通状態となりアノード電
流が流れる。次に、ゲート電極１０とカソード電極９の
間にゲート電極が負となる逆バイアス電圧を印加する
と、ｐゲート層６からｎベース層２に広がる空乏層を隣
接するｐゲート層間でピンチオフさせてアノード電流を
遮断する。この阻止状態において、空乏層内では電位が
負になっており、ｎエミッタ層３から空乏層を通ってｎ
ベース層２に注入される電子の障壁になる。この障壁の
高さは、逆バイアスしたゲート電圧を大きくすると増大
し、アノード，カソード間電圧を大きくすると減少する
（静電誘導効果）。本発明によれば、第１ゲート領域の
両サイドのｎエミッタ層３′は表面には絶縁膜８が設け
てあるためｎエミッタとして機能せず、ｎエミッタ層
３′から空乏層を通ってｎベース層２への電子注入がな
い。従って、ｎエミッタ層３′間のｐゲート層６，６′
にはｐエミッタ層１からのホール注入もないため、ゲー
トに逆バイアスを印加した場合には容易にその領域のポ
テンシャルが低下する。すなわち、ｎエミッタ層３′間
のｐゲート層６，６′の領域は、他の領域に比べて空乏
層が広がり易くなり、ｐゲート層間の間隔が広くとも容
易にピンチオフする。従って、ブロックゲインの低下や
電流集中の問題もなく、高速に大電流を遮断することが
できる。

【００１２】図２は図１に示したＳＩサイリスタの製造
工程を示したものである。ｎ型シリコンウエハ２１の表
面にシリコン酸化膜（ＳｉＯ₂）を約０.５μｍ堆積し、
一表面のシリコン酸化膜を除去した後、例えばＢＮソー
スを用いてボロンをデポジションし、更に、熱処理をし
て接合深さ約３０μｍのｐエミッタ層２２を形成する。
次に、他表面のシリコン酸化膜を除去した後、リン
（Ｐ）のデポジションを行い、更に、熱処理をして接合
深さ約５μｍのｎエミッタ層２３を形成する。その後、
ＣＶＤ法あるいは熱酸化法により全面にシリコン酸化膜
２４を約０.２μｍ堆積した後、溝を形成するためのマ
スクとしてアルミニウム２５を約１μｍ堆積する（図２
Ａ）。次に、ホトエッチング技術を用いて溝を形成する
領域のアルミニウム２５及びシリコン酸化膜２４を除去
し、異方性ドライエッチ技術を用いて、ほぼ垂直な溝２
６を形成する。この時、エッチングする溝幅によつて深
さが異なり、例えば、等間隔で設けた第１ゲート領域
の、溝幅１０μｍの深さが２０μｍになるように形成し
た場合には、第２ゲート領域となる、溝幅２００μｍの
深さは約３０μｍとなる。その後、マスク材のアルミニ
ウム２５を除去し、シリコン酸化膜２４をマスクとし
て、弗酸（ＨＦ）と硝酸(ＨＮＯ₃）の混合液でエッチン
グすることにより、ドライエッチングの際に生じた溝内
面のダメージ層を除去する（図２Ｂ）。次に、ＣＶＤ法
または熱酸化法によりシリコン酸化膜を約０.５μｍ 堆
積し、異方性ドライエッチ技術を用いてエッチングする
ことにより、溝２６の側壁にシリコン酸化膜を残しサイ
ドスペーサ２７を形成する。その後、例えば、イオン打
ち込み法によりボロン（Ｂ）を注入し、熱処理して溝底
部にｐゲート層２８を形成する（図２Ｃ）。次に、スパ
ッタリング技術を用いて全面に厚さ約０.２μｍ の金属
チタン（Ｔｉ）膜を堆積した後、約６００℃で熱処理し
てｐゲート層２８の表面に自己整合的にチタンシリサイ
ド(ＴｉＳｉ₂）層２９を形成して、未反応チタンを過酸
化水素（Ｈ₂Ｏ₂）とアンモニア水（ＮＨ₄ＯＨ)の混合液
で除去する（図２Ｄ）。次に、例えば、ＣＶＤ法を用い
て該溝内が完全に埋まる膜厚のシリコン酸化膜を堆積し
た後、異方性ドライエッチン技術によりエッチングする
ことで溝内と両サイドのｎエミツタ層２３′の外側の側
壁のみにシリコン酸化膜３０を残す（図２Ｅ）。次に、
ＣＶＤ法により全面にシリコン酸化膜を約１μｍ堆積
し、ホトエッチング技術を用いて両サイドのｎエミツタ
層２３′の表面のみにシリコン酸化膜３１を残す。その
後、スパッタリング法により両面に約１０μｍのアルミ
ニウムを堆積し、ホトエッチング技術を用いて、ｎエミ
ッタ層２３，シリコン酸化膜３１をそれぞれ連結したカ
ソード電極３２、及びカソード電極３２を取り囲む第２
ゲート電極３３、更に、アノード電極３４を形成してＳ
Ｉサイリスタの製造工程が終了する（図２Ｆ）。

【００１３】本実施例のＳＩサイリスタは、第１ゲート
領域の両サイドに設けたｎエミツタ層２３′の表面には
絶縁膜であるシリコン酸化膜３１が形成されているた
め、能動領域として機能しない。従って、図１で述べた
理由により、ブロックゲインの低下や電流集中による破
壊がなく、大電流を高速に遮断できる素子が得られる。
図３は図１に示した実施例の変形例であり、そのユニッ
トの断面構造を示したものである。基本構成は、ｐエミ
ッタ層５１，ｎベース層５２，ｎエミッタ層５３，高融
点シリサイド層５４，ｐゲート層５５，絶縁膜５６，カ
ソード電極５７，ゲート電極５８，アノード電極５９か
ら成っている。製造方法は、図２（Ｆ）において第１ゲ
ート領域両サイドのｎエミッタ層２３′表面にシリコン
酸化膜３１及びカソード電極３２を形成しないことを除
いて図２と同一工程で製造することができる。本構造に
おいても、第１ゲート領域両サイドのｎエミッタ層５
３′表面にはカソード電極５７が形成されていないため
能動領域として機能しない。従って、図１で述べたと同
様の効果がある。

【００１４】図４は図１に示した実施例の他の変形例で
あり、そのユニットの断面構造を示したものである。基
本構成は、ｐエミッタ層７１，ｎベース層７２，ｎエミ
ッタ層７３，高融点シリサイド層７４，ｐゲート層７
５，絶縁膜７６，カソード電極７７，ゲート電極７８，
アノード電極７９から成っている。製造方法は、図２
（Ｂ）において第１ゲート領域の両サイド部にｎエミッ
タ層２３を形成しないこと、更に、図２（Ｆ）において
両サイド部にシリコン酸化膜３１を形成しないことを除
いて図２と同一工程で製造することができる。本構造に
おいても、第１ゲート領域両サイド部にはｎエミッタ層
が形成されていないため能動領域として機能しない。従
って、図１で述べたと同様の効果がある。

【００１５】本実施例及びその変形例では、第１ゲート
領域両サイドのｎエミッタ層を能動領域として機能させ
ない実施例についてそれぞれ説明したがこれらを組合せ
ても本発明と同様の効果があることに変りはない。

【００１６】次に、第１ゲート領域の両サイドのｎエミ
ッタ層を能動領域として機能させ、ｐゲート層間の空乏
層の広がりを一様にしてピンチオフさせた実施例につい
て説明する。

【００１７】図５は一実施例におけるユニットの断面構
造を示したものである。基本構成は、ｐエミッタ層９
１，ｎベース層９２，ｎエミッタ層９３，高融点シリサ
イド層９４，ｐゲート層９５，９５′，絶縁膜９６，カ
ソード電極９７，ゲート電極９８，アノード電極９９か
ら成っている。製造方法は、図２（Ｂ）おいて分割した
ｎエミッタ層２３を設けるための溝２６を形成する際
に、第１ゲート領域両サイドのｎエミッタ層の横幅を他
のエミッタ層よりも狭くすること、更に、図２（Ｆ）に
おいて両サイドのｎエミッタ層２３′表面にシリコン酸
化膜３１を形成しないことを除いて図２と同一工程で製
造することができる。本構造の特徴は、第１ゲート領域
両サイドのｎエミッタ層９３′の横幅を狭くして、該ｎ
エミッタ層９３′間のｐゲート層９５，９５′の距離
（Ｗ_G2）を、他の等間隔で設けたｐゲート層間の距離
（Ｗ_G1）と同じくしたことである。本実施例によれば、
ユニット内において、各ｐゲート層間の距離を同一にし
てあるため、ゲートに逆バイアスを印加してアノード電
流を遮断する際に空乏層の広がりが一様となり、素子全
体で均一にピンチオフすることができるので、大電流を
高速に遮断することができる。

【００１８】図６は他の実施例におけるユニットの断面
構造を示したものである。基本構成は、ｐエミッタ層１
０１，ｎベース層１０２，ｎエミッタ層１０３，高融点
シリサイド層１０４，ｐゲート層１０５，１０５′，絶
縁膜１０６，カソード電極１０７，ゲート電極１０８，
アノード電極１０９から成っている。製造方法は、図２
（Ｃ）においてｐゲート層２８を形成する際に、第２ゲ
ート領域のｐゲート層の深さを他の等間隔で設けた第１
ゲート領域のｐゲート層よりも深くすること、更に、図
２（Ｆ）において両サイドのｎエミッタ層２３′の表面
にシリコン酸化膜３１を形成しないことを除いて図２と
同一の工程で製造することができる。本構造の特徴は、
第２ゲート領域のｐゲート層１０５′の深さを深くする
ことで、横方向への広がりを大きくし、第１ゲート領域
両サイドのｎエミッタ層103′間のｐゲート層１０５，
１０５′の距離（Ｗ_G2）を他の等間隔で設けたｐゲート
層間の距離（Ｗ_G1）と同じくしたことである。本実施例
によれば、ユニット内において各ｐゲート層間の距離を
同一にしてあるため、図５の実施例で述べたと同様の効
果がある。

【００１９】図５，図６の実施例では、図１，図２，図
３，図４の実施例とは逆に第１ゲート領域両サイドに設
けたｎエミッタ層を能動領域として機能させた実施例に
ついて記載したが、本発明の目的であるｐゲート層間の
空乏層の広がりを一様にしてピンチオフさせ、大電流を
高速に遮断させることに変わりはない。

【００２０】以上、本発明で説明した実施例のｎエミッ
タパターンは図８（ｂ）に示した分割したｎエミッタを
一列に並べて一つのユニットを構成した場合について説
明したが、図７に示すユニットの平面パターン（ａ）及
び断面図（ｂ）及び（ｃ）のように、ｎエミッタ層１１
１を２次元的に配置して、対向しない２辺が第１の溝に
隣接しているエミッタ層１１１′を実質機能させない手
段、あるいは、該エミッタ層１１１′下のｐゲート層間
隔をｎエミッタ層１１１下のｐゲート層間隔と実質同等
する手段を具備しても同様の効果が得られる。

【００２１】また、本実施例では、溝内に埋め込む絶縁
膜としてシリコン酸化膜を用いたが、多結晶シリコン
膜、又は、シリコン酸化膜と多結晶シリコン膜の積層
膜、更には低熱膨張ポリイミドでもよい。

【００２２】

【発明の効果】本発明によれば、従来とほぼ同様のプロ
セスで製造でき、かつ素子全体で一様にピンチオフがで
きるので、ターンオフ特性に優れ、信頼性の高いターン
オフ形半導体素子が得られる。

【図面の簡単な説明】

【図１】本発明ターンオフ形半導体素子の一実施例を示
す概略断面図である。

【図２】図１に示したターンオフ形半導体素子の製造工
程図である。

【図３】図１に示すターンオフ形半導体素子の変形例を
示す概略断面図である。

【図４】図１に示すターンオフ形半導体素子の他の変形
例を示す概略断面図である。

【図５】本発明ターンオフ形半導体素子の他の実施例を
示す概略断面図である。

【図６】本発明ターンオフ形半導体素子の更に他の実施
例を示す概略断面図である。

【図７】本発明ターンオフ形半導体素子のユニットの平
面パターンを示す平面図とその断面図である。

【図８】従来のＳＩサイリスタのカソードパターンの一
部を示す平面図、パターン図及び断面図である。

【符号の説明】

１…ｐエミッタ層、２…ｎベース層、３、３′…ｎエミ
ッタ層、４…チタンシリサイド層、６，６′…ｐゲート
層、８…シリコン酸化膜、９…カソード電極、１０…ゲ
ート電極、１１…アノード電極。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板の一方の主面に第１
   導電型のエミッタ層を設け、該エミッタ層が第１の溝に
   よって複数個に分割され、該分割されたエミッタ層が第
   １の溝より狭幅の第２の溝によって複数個に細分割さ
   れ、該第１，第２の溝の底面に第２導電型のゲート層を
   設け、該エミッタ層上にはカソード電極を設け、第１の
   溝のｐ層上に第１の溝によって分割された各エミッタ層
   を包囲するようにゲート電極が設けられているターンオ
   フ形半導体素子において、第２の溝で細分割されたエミ
   ッタ層のうち、第１の溝に隣接しているエミッタ層をカ
   ソード電極から電気的に分離したことを特徴とするター
   ンオフ形半導体素子。
2. 【請求項２】請求項１において、第２の溝で細分割され
   第１の溝に隣接しているエミッタ層とカソード電極の間
   に絶縁膜が設けられていることを特徴とするターンオフ
   形半導体素子。
3. 【請求項３】第１導電型半導体基板の一方の主面に第１
   導電型のエミッタ層を設け、該エミッタ層が第１の溝に
   よって複数個に分割され、該分割されたエミッタ層が第
   １の溝より狭幅の第２の溝によって複数個に細分割さ
   れ、該第１，第２の溝の底面に第２導電型のゲート層を
   設け、該エミッタ層上にはカソード電極を設け、第１の
   溝のｐ層上に第１の溝によって分割された各エミッタ層
   を包囲するようにゲート電極が設けられているターンオ
   フ形半導体素子において、第２の溝に形成されたゲート
   層間隔が第１の溝に形成されたゲート層と第２の溝に形
   成されたゲート層との間隔より狭くしたことを特徴とす
   るターンオフ形半導体素子。
4. 【請求項４】請求項３において、第１の溝の底面に設け
   たゲート層を第２の溝の底面に設けたゲート層よりも深
   くしたことを特徴とするターンオフ形半導体素子。