JPH0534116Y2 - - Google Patents
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- Publication number
- JPH0534116Y2 JPH0534116Y2 JP1986087353U JP8735386U JPH0534116Y2 JP H0534116 Y2 JPH0534116 Y2 JP H0534116Y2 JP 1986087353 U JP1986087353 U JP 1986087353U JP 8735386 U JP8735386 U JP 8735386U JP H0534116 Y2 JPH0534116 Y2 JP H0534116Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- conductivity type
- gate layer
- pinch
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 230000006698 induction Effects 0.000 claims description 7
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
(イ) 産業上の利用分野
本考案は、静電誘導型サイリスタなどの静電誘
導型半導体装置に関する。 (ロ) 従来の技術 スイツチング特性の特に優れたサイリスタとし
て、近年、静電誘導型サイリスタが種々提案され
ている。例えば、特公昭59−33988号公報に詳し
い。 その一般的構造は第５図で示すように、格子状
あるいは網目状のP+型半導体層１を埋込んでい
るN-型半導体層２の表裏面にそれぞれP+型半導
体層３およびN+型半導体層４を形成したもので
ある。 前記P+型半導体層３、N+型半導体層４はそれ
ぞれアノード層、カソード層と称され、この間に
電流を流すように、それぞれの表面にはアノード
電極５およびカソード電極６が形成されている。
そして前記P+型半導体層１はゲート層と称され、
ここに前記カソード電極６に対し負の電圧を印加
すると、P+型半導体層１の周囲に空乏層が発生
し、アノード電極５、カソード電極６間を流れる
電流が制御される。ところで、この種静電誘導型
半導体のゲート層１に形成されるチヤンネル幅は
一定の幅を有している。 (ハ) 考案が解決しようとする問題点 しかし、この様に一定のチヤンネル幅とした場
合、埋め込みゲート層の抵抗のため、ピンチオフ
点の電位はチヤンネルの各部分で異なることにな
る。ターンオフ時を考えると、ゲート抵抗による
電圧降下分の小さい領域は速く電流が遮断され、
素子にかかる電圧を高める。この時ゲート抵抗に
よる電圧降下分の大きい領域には電流が集中して
流れることになり、素子劣化あるいは破壊の原因
の一つとなつていた。 (ニ) 問題点を解決するための手段 本考案は、一導電型のゲート層を埋め込んだ逆
導電型の半導体層の一面に一導電型のアノード層
が形成されると共に、前記半導体層の他面に逆導
電型のカソード層が形成された静電誘導型半導体
装置において、ピンチオフ電圧が等しくなるよう
に、ゲート間のチヤンネル幅を連続的に変化させ
て、前記ゲート層を形成したことを特徴とする。 (ホ) 作用 本考案は、ゲート抵抗も考慮し、実質的にピン
チオフ電位が一定になるように、ゲート間のチヤ
ンネル幅が連続的に変化しているため、ターンオ
フ時の電流集中を防止できる。 (ヘ) 実施例 以下、本考案の一実施例を第１図ないし第６図
に従い説明する。尚、従来例と同一部分には同一
符号を付す。 N-型半導体層２に格子状のP+型ゲート層１が
埋め込まれており、また半導体層２の一面には
P+型アノード層３、他面にはN+型カソード層４
が形成される。そして、ゲート層１の電極を取り
出すため、電極取り出し領域１′の半導体層２は
カソード層４側からゲート層１に至るまで除去さ
れている。ゲート層１、アノード層３およびカソ
ード層４に夫々、ゲート電極７、アノード電極５
およびカソード電極６を形成する。さて、本考案
の特徴は、第４図に示すように埋め込みゲート層
１にある。本考案のゲート層１は、ゲート抵抗を
考慮し、実質的にピンチオフ電位が一定となる様
に、チヤンネル幅を連続的に変化させて、ゲート
層１を形成している。すなわち、埋め込みゲート
層１は中央部を太くし、チヤンネル部を狭くする
ことにより、ピンチオフ点電位をチヤンネルの全
領域で一定とすることができる。 第５図は埋め込みゲート層１での電位分布を求
めるため、ゲート層をＮ分割した等価回路図であ
る。ゲート層の抵抗成分（α）（β）としては、
埋め込みゲート層自身の持つ抵抗と、埋め込みゲ
ート層とこの周囲の半導体層との接触抵抗があ
る。単位長あたりの夫々の抵抗値をr0，r1とする
と、 α＝r0l0／Ｎ−(1)，β＝r1Ｎ／l0 −(2) 但し、l0は、１本の埋め込みゲート層の全長で
ある である。第５図から、 Ii−１＝Ii＋Ji （ｉ＝１，２，…，Ｎ＋１）
−(3) βJi＝αIi＋βJi＋１（ｉ＝１，２，…Ｎ） −(4) が成立する。 (1)，(2)，(3)，(4)式から となる。 但し、Ｐ＝（２＋γ）−√４＋γ2／２ ｑ＝（２＋γ）＋√４＋γ2／２ （γ＝α／
β） 実際の素子では、γ×（Ｎ／ｌ）2−0.1程度であ ると考えられるので、 この場合、Ｎ＝10として、Jiの値は、第１表の
様になる。
導型半導体装置に関する。 (ロ) 従来の技術 スイツチング特性の特に優れたサイリスタとし
て、近年、静電誘導型サイリスタが種々提案され
ている。例えば、特公昭59−33988号公報に詳し
い。 その一般的構造は第５図で示すように、格子状
あるいは網目状のP+型半導体層１を埋込んでい
るN-型半導体層２の表裏面にそれぞれP+型半導
体層３およびN+型半導体層４を形成したもので
ある。 前記P+型半導体層３、N+型半導体層４はそれ
ぞれアノード層、カソード層と称され、この間に
電流を流すように、それぞれの表面にはアノード
電極５およびカソード電極６が形成されている。
そして前記P+型半導体層１はゲート層と称され、
ここに前記カソード電極６に対し負の電圧を印加
すると、P+型半導体層１の周囲に空乏層が発生
し、アノード電極５、カソード電極６間を流れる
電流が制御される。ところで、この種静電誘導型
半導体のゲート層１に形成されるチヤンネル幅は
一定の幅を有している。 (ハ) 考案が解決しようとする問題点 しかし、この様に一定のチヤンネル幅とした場
合、埋め込みゲート層の抵抗のため、ピンチオフ
点の電位はチヤンネルの各部分で異なることにな
る。ターンオフ時を考えると、ゲート抵抗による
電圧降下分の小さい領域は速く電流が遮断され、
素子にかかる電圧を高める。この時ゲート抵抗に
よる電圧降下分の大きい領域には電流が集中して
流れることになり、素子劣化あるいは破壊の原因
の一つとなつていた。 (ニ) 問題点を解決するための手段 本考案は、一導電型のゲート層を埋め込んだ逆
導電型の半導体層の一面に一導電型のアノード層
が形成されると共に、前記半導体層の他面に逆導
電型のカソード層が形成された静電誘導型半導体
装置において、ピンチオフ電圧が等しくなるよう
に、ゲート間のチヤンネル幅を連続的に変化させ
て、前記ゲート層を形成したことを特徴とする。 (ホ) 作用 本考案は、ゲート抵抗も考慮し、実質的にピン
チオフ電位が一定になるように、ゲート間のチヤ
ンネル幅が連続的に変化しているため、ターンオ
フ時の電流集中を防止できる。 (ヘ) 実施例 以下、本考案の一実施例を第１図ないし第６図
に従い説明する。尚、従来例と同一部分には同一
符号を付す。 N-型半導体層２に格子状のP+型ゲート層１が
埋め込まれており、また半導体層２の一面には
P+型アノード層３、他面にはN+型カソード層４
が形成される。そして、ゲート層１の電極を取り
出すため、電極取り出し領域１′の半導体層２は
カソード層４側からゲート層１に至るまで除去さ
れている。ゲート層１、アノード層３およびカソ
ード層４に夫々、ゲート電極７、アノード電極５
およびカソード電極６を形成する。さて、本考案
の特徴は、第４図に示すように埋め込みゲート層
１にある。本考案のゲート層１は、ゲート抵抗を
考慮し、実質的にピンチオフ電位が一定となる様
に、チヤンネル幅を連続的に変化させて、ゲート
層１を形成している。すなわち、埋め込みゲート
層１は中央部を太くし、チヤンネル部を狭くする
ことにより、ピンチオフ点電位をチヤンネルの全
領域で一定とすることができる。 第５図は埋め込みゲート層１での電位分布を求
めるため、ゲート層をＮ分割した等価回路図であ
る。ゲート層の抵抗成分（α）（β）としては、
埋め込みゲート層自身の持つ抵抗と、埋め込みゲ
ート層とこの周囲の半導体層との接触抵抗があ
る。単位長あたりの夫々の抵抗値をr0，r1とする
と、 α＝r0l0／Ｎ−(1)，β＝r1Ｎ／l0 −(2) 但し、l0は、１本の埋め込みゲート層の全長で
ある である。第５図から、 Ii−１＝Ii＋Ji （ｉ＝１，２，…，Ｎ＋１）
−(3) βJi＝αIi＋βJi＋１（ｉ＝１，２，…Ｎ） −(4) が成立する。 (1)，(2)，(3)，(4)式から となる。 但し、Ｐ＝（２＋γ）−√４＋γ2／２ ｑ＝（２＋γ）＋√４＋γ2／２ （γ＝α／
β） 実際の素子では、γ×（Ｎ／ｌ）2−0.1程度であ ると考えられるので、 この場合、Ｎ＝10として、Jiの値は、第１表の
様になる。
【表】
実施例として、ターンオフ時、ゲートバイアス
−30Vを印加する場合を考えると、10分割した各
ゲート部分に印加される実効的な電圧は第２表の
様になる。
−30Vを印加する場合を考えると、10分割した各
ゲート部分に印加される実効的な電圧は第２表の
様になる。
【表】
【表】
またピンチオフ点電位については、第６図に示
すように、ピンチオフ点PGの電位をVPG、ゲート
の電位をVGとすると、 となる。 但し、εはSiの比誘電率、εoは真空の誘電率、ｑ
は単位電荷、ｄはチヤンネル幅、Nbはチヤ
ンネル部不純物濃度である。 この結果を用いると、ゲートバイアス−30V、
棒状ゲートの両端部でのチヤンネル幅7μｍ、Nb
＝５×1014／cm2 γ×（Ｎ／ｌ）2＝0.1として、ピン
チ オフ点電位を一定とするための、ゲート各部のチ
ヤンネル幅は、第３表の様になる。第３表は、棒
状ゲートを10分割して考えた場合である。
すように、ピンチオフ点PGの電位をVPG、ゲート
の電位をVGとすると、 となる。 但し、εはSiの比誘電率、εoは真空の誘電率、ｑ
は単位電荷、ｄはチヤンネル幅、Nbはチヤ
ンネル部不純物濃度である。 この結果を用いると、ゲートバイアス−30V、
棒状ゲートの両端部でのチヤンネル幅7μｍ、Nb
＝５×1014／cm2 γ×（Ｎ／ｌ）2＝0.1として、ピン
チ オフ点電位を一定とするための、ゲート各部のチ
ヤンネル幅は、第３表の様になる。第３表は、棒
状ゲートを10分割して考えた場合である。
【表】
【表】
したがつて、埋め込みゲート層作製のためのマ
スクパターンを、チヤンネル幅が上表になるよう
作つておけば、ターンオフ時、ピンチオフ点電位
を一定にできるためゲート抵抗成分（α）（β）
の影響による電流集中を防ぐことができる。 (ト) 考案の効果 以上説明したように、本考案によれば、ターン
オフ時、ピンチオフ点電位が素子の全領域で一定
となるため電流集中が起らず、ターンオフに起因
する素子の劣化を防ぐことができる。
スクパターンを、チヤンネル幅が上表になるよう
作つておけば、ターンオフ時、ピンチオフ点電位
を一定にできるためゲート抵抗成分（α）（β）
の影響による電流集中を防ぐことができる。 (ト) 考案の効果 以上説明したように、本考案によれば、ターン
オフ時、ピンチオフ点電位が素子の全領域で一定
となるため電流集中が起らず、ターンオフに起因
する素子の劣化を防ぐことができる。
第１図ないし第６図は本考案の一実施例を示す
もので、第１図は上面図、第２図は第１図のＡ−
A′線断面図、第３図は第１図のＢ−B′線断面図、
第４図はゲート層を示す平面図、第５図はゲート
層の等価回路図、第６図は要部断面図である。第
７図は典型的な静電誘導型半導体装置を示す断面
図である。 １……ゲート層、２……半導体層、３……アノ
ード層、４……カソード層。
もので、第１図は上面図、第２図は第１図のＡ−
A′線断面図、第３図は第１図のＢ−B′線断面図、
第４図はゲート層を示す平面図、第５図はゲート
層の等価回路図、第６図は要部断面図である。第
７図は典型的な静電誘導型半導体装置を示す断面
図である。 １……ゲート層、２……半導体層、３……アノ
ード層、４……カソード層。
Claims (1)
- 一導電型のゲート層を埋め込んだ逆導電型の半
導体層の一面に、一導電型のアノード層が形成さ
れると共に、前記半導体層の他面に逆導電型のカ
ソード層が形成された静電誘導型半導体装置にお
いて、ピンチオフ電圧が等しくなるように、ゲー
ト層間のチヤンネル幅をチヤンネル内で連続的に
変化させて、前記ゲート層を形成したことを特徴
とする静電誘導型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986087353U JPH0534116Y2 (ja) | 1986-06-09 | 1986-06-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986087353U JPH0534116Y2 (ja) | 1986-06-09 | 1986-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197868U JPS62197868U (ja) | 1987-12-16 |
| JPH0534116Y2 true JPH0534116Y2 (ja) | 1993-08-30 |
Family
ID=30944480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986087353U Expired - Lifetime JPH0534116Y2 (ja) | 1986-06-09 | 1986-06-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534116Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2795582B2 (ja) * | 1992-06-04 | 1998-09-10 | 東京電力株式会社 | 静電誘導型半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788771A (en) * | 1980-11-21 | 1982-06-02 | Semiconductor Res Found | Electrostatic induction thyristor |
| JPS6139578A (ja) * | 1984-07-31 | 1986-02-25 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517173Y2 (ja) * | 1986-01-29 | 1996-11-13 | 株式会社 ト−キン | 静電誘導型トランジスタ |
-
1986
- 1986-06-09 JP JP1986087353U patent/JPH0534116Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788771A (en) * | 1980-11-21 | 1982-06-02 | Semiconductor Res Found | Electrostatic induction thyristor |
| JPS6139578A (ja) * | 1984-07-31 | 1986-02-25 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62197868U (ja) | 1987-12-16 |
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