JPS6139578A - 静電誘導サイリスタ - Google Patents
静電誘導サイリスタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01L29/1066—Gate region of field-effect devices with PN junction gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
電力用半導体素子、特に自己消弧形素子のファミリーで
ある静電誘導サイリスタ（以下ＳＩサイリスタと称す）
を工業的な規模で生産するための構造に関するものであ
る。
ある静電誘導サイリスタ（以下ＳＩサイリスタと称す）
を工業的な規模で生産するための構造に関するものであ
る。
埋め込みゲート構造を有する８Ｉサイリスタには２種類
のタイプがある。第１のタイプは第２図にその断面構造
図を示すごと＜、ｎ一層２で取り囲まれたｐ＋アゲート
を有し、且つｐ＋アゲートに取り囲まれたチャネル５と
呼ばれるｎ−／Ｗを有する構造の埋め込みゲー）ＳＩサ
イリスタである。
のタイプがある。第１のタイプは第２図にその断面構造
図を示すごと＜、ｎ一層２で取り囲まれたｐ＋アゲート
を有し、且つｐ＋アゲートに取り囲まれたチャネル５と
呼ばれるｎ−／Ｗを有する構造の埋め込みゲー）ＳＩサ
イリスタである。
第２のタイプは第３図にその断面構造図を示すとと＜、
ｐ層６でｒゲート３が短絡された構造であり、チャネル
のないビームベースＳエサイリスタである。
ｐ層６でｒゲート３が短絡された構造であり、チャネル
のないビームベースＳエサイリスタである。
両タイプの８Ｉサイリスタ共、ｎ−ｆｉ２のアノード電
極７側の面にｐ＋ｍ１を有する基板のｎ−Ｗｓ２に選択
的にメゲート３が形成された後、Ａ−Ａ線からカソード
電極８側に向って形成されたｎ一層２′は、エピタキシ
ャル成長法により形成される。このｎ一層２′を形成す
るエピタキシャル成長時に、ｐ＋アゲートからのｐ形不
純物の汚染のない場合には埋め込みゲートＳエサイリス
タができるが、その逆の場合にはビームベースＳＩサイ
リスタができる。
極７側の面にｐ＋ｍ１を有する基板のｎ−Ｗｓ２に選択
的にメゲート３が形成された後、Ａ−Ａ線からカソード
電極８側に向って形成されたｎ一層２′は、エピタキシ
ャル成長法により形成される。このｎ一層２′を形成す
るエピタキシャル成長時に、ｐ＋アゲートからのｐ形不
純物の汚染のない場合には埋め込みゲートＳエサイリス
タができるが、その逆の場合にはビームベースＳＩサイ
リスタができる。
タゲート３よりカソード電極８側番こｎ一層２′を形成
後、両タイプのＳＩサイリスタ共、更にカソード電極８
側にｎ＋層４が形成された後、ゲート電極９を形成する
ために外ｉ部付近は１）＋／７’ −ト３の一部が露出
するまで選択的にエツチングなどにより掘り込まれ、最
終的にアノード電極７．カソード電極８およびゲート電
極９が形成されている。
後、両タイプのＳＩサイリスタ共、更にカソード電極８
側にｎ＋層４が形成された後、ゲート電極９を形成する
ために外ｉ部付近は１）＋／７’ −ト３の一部が露出
するまで選択的にエツチングなどにより掘り込まれ、最
終的にアノード電極７．カソード電極８およびゲート電
極９が形成されている。
両タイプを電気特性面で比較すると第１表のようである
。第１表のＯ印は優れていることを示し、埋め込みゲー
＋ＳＩサイリスタは、チャネルが存在するためターンオ
ン時間が短＜、ｄム／ｄｔ耐量が大きく、ゲートトリガ
ー電力が小さいことがビームベース８Ｉサイリスタより
も優れている０・他方ビームベース８Ｉサイリスタはチ
ャネルが存在しないので、ゲート、カソード間耐圧およ
び順方向耐圧が高（、可制御電流が大きい点が埋め込み
ゲー）ＳＩサイ゛リスタよりも優れている。
。第１表のＯ印は優れていることを示し、埋め込みゲー
＋ＳＩサイリスタは、チャネルが存在するためターンオ
ン時間が短＜、ｄム／ｄｔ耐量が大きく、ゲートトリガ
ー電力が小さいことがビームベース８Ｉサイリスタより
も優れている０・他方ビームベース８Ｉサイリスタはチ
ャネルが存在しないので、ゲート、カソード間耐圧およ
び順方向耐圧が高（、可制御電流が大きい点が埋め込み
ゲー）ＳＩサイ゛リスタよりも優れている。
ターンオフ時間は両タイプとも同等である。
らも理解できるよう１こ、埋め込みゲートＳＩサイリス
タは耐圧と可制御電流面に弱点があり、ビームベースＳ
Ｉサイリスタでは、ターンオン時間とｄｉ／ｄｔ耐量お
よびゲートトリガ電力に弱点があったＯ また、製造面からみた場合、チャネル数が数万個にも及
ぶ大容量埋め込みゲートＳＩサイリスタを工業規模で製
作する時には、必ずしも目的とする埋め込みゲートＳエ
サイリスタが常にできるとは言えず、ビームベースＳＩ
サイリスタになるこトモする。ビームベース８Ｉサイリ
スタでは使用目的に合致しなくなる場合もあり、製造歩
留りの低下を招いていた。これに加えて、Ｓエサイリス
タ製作における最大の歩留り低下の要因は、大口径ウェ
ハーに対するエピタキシャル成長時の欠陥の発生であり
、この欠陥は直接耐圧と信頼性の低下を招いていた。
タは耐圧と可制御電流面に弱点があり、ビームベースＳ
Ｉサイリスタでは、ターンオン時間とｄｉ／ｄｔ耐量お
よびゲートトリガ電力に弱点があったＯ また、製造面からみた場合、チャネル数が数万個にも及
ぶ大容量埋め込みゲートＳＩサイリスタを工業規模で製
作する時には、必ずしも目的とする埋め込みゲートＳエ
サイリスタが常にできるとは言えず、ビームベースＳＩ
サイリスタになるこトモする。ビームベース８Ｉサイリ
スタでは使用目的に合致しなくなる場合もあり、製造歩
留りの低下を招いていた。これに加えて、Ｓエサイリス
タ製作における最大の歩留り低下の要因は、大口径ウェ
ハーに対するエピタキシャル成長時の欠陥の発生であり
、この欠陥は直接耐圧と信頼性の低下を招いていた。
従来技術の項で埋め込みゲートＳエサイリスタとビーム
ベースＳＩサイリスタとの差違を述べたが、その原因に
ついてやや詳しく説明を加える。
ベースＳＩサイリスタとの差違を述べたが、その原因に
ついてやや詳しく説明を加える。
まず、埋め込みゲー）８Ｉサイリスタが耐圧と可制御電
流面に弱点のある原因は次のように説明゛される。耐圧
については、ｐ＋層１からＡ−Ａ線に至るまでの基板と
、Ａ−Ａ線からｎ＋層４に至るまでのエピタキシャル成
長層との界面に関係がある。
流面に弱点のある原因は次のように説明゛される。耐圧
については、ｐ＋層１からＡ−Ａ線に至るまでの基板と
、Ａ−Ａ線からｎ＋層４に至るまでのエピタキシャル成
長層との界面に関係がある。
この界面には、エピタキシャル成長に伴う諸々の結晶欠
陥が最も発生し易い。埋め込みゲー）ＳＩサイリスタは
、その構造自体からチャネルの存在する界面に結晶欠陥
が発生したとすれば、例えばゲートを逆バイアスした時
にはチャネルが空乏層化領域となり、この中に結晶欠陥
が含まれるので、アノードとカソード間怠よびゲートと
カソード間耐圧に直接影響をおよぼすことになる。換言
すれば、埋め込みゲー）８Ｉサイリスタはチャネルを有
する構造のため、エピタキシャル成長に伴う結晶欠陥の
影響を受ける確率が高い。
陥が最も発生し易い。埋め込みゲー）ＳＩサイリスタは
、その構造自体からチャネルの存在する界面に結晶欠陥
が発生したとすれば、例えばゲートを逆バイアスした時
にはチャネルが空乏層化領域となり、この中に結晶欠陥
が含まれるので、アノードとカソード間怠よびゲートと
カソード間耐圧に直接影響をおよぼすことになる。換言
すれば、埋め込みゲー）８Ｉサイリスタはチャネルを有
する構造のため、エピタキシャル成長に伴う結晶欠陥の
影響を受ける確率が高い。
可制御電流については、素子の大容量化に伴いチャネル
の数が数万個にも達した時、エピタキシャル成長後にチ
ャネルの間隔がすべては均一にならないことや、またチ
ップの大口径化に伴い、エピタキシャル成長した後界面
の不純物密度が均一に国すらないなどの理由から、チャ
ネルが均一動作することが困難な点に起因している。
の数が数万個にも達した時、エピタキシャル成長後にチ
ャネルの間隔がすべては均一にならないことや、またチ
ップの大口径化に伴い、エピタキシャル成長した後界面
の不純物密度が均一に国すらないなどの理由から、チャ
ネルが均一動作することが困難な点に起因している。
次に、ビームベースＳＩサイリスタは第３図に示したよ
うにチャネルは存在しないので、耐圧および可制御電流
は前述の埋め込みゲートＳエサイリスタの説明とは逆に
なる。すなわち、第３図のＡ−Ａ線を中心とする基板と
エピタキシャル成長層との界面はｐ形化されているので
、エピタキシャル成長時に発生し界面に存在する結晶欠
陥が、厚みを持つたｐ形半導体内に包合される確率が高
いＯ この９層６はｎ”−１ｆｓ２ ｊ ２’よりも不純物密
度が高いので、電圧印加により空乏層化され難い。換言
すれば、界面に存在する結晶欠陥にはブロッキング電圧
印加時に電界が生じる確率は少ない。よって耐圧は優れ
ている。
うにチャネルは存在しないので、耐圧および可制御電流
は前述の埋め込みゲートＳエサイリスタの説明とは逆に
なる。すなわち、第３図のＡ−Ａ線を中心とする基板と
エピタキシャル成長層との界面はｐ形化されているので
、エピタキシャル成長時に発生し界面に存在する結晶欠
陥が、厚みを持つたｐ形半導体内に包合される確率が高
いＯ この９層６はｎ”−１ｆｓ２ ｊ ２’よりも不純物密
度が高いので、電圧印加により空乏層化され難い。換言
すれば、界面に存在する結晶欠陥にはブロッキング電圧
印加時に電界が生じる確率は少ない。よって耐圧は優れ
ている。
可制御電流については、チャネルが存在しないので埋め
込みゲー）８Ｉサイリスクよりも均一動作が確保される
ので優れている。これらの理由により、ビームベース８
Ｉサイリスタは界面の結晶欠陥が直接素子特性に影響し
難いことが理解されよう。
込みゲー）８Ｉサイリスクよりも均一動作が確保される
ので優れている。これらの理由により、ビームベース８
Ｉサイリスタは界面の結晶欠陥が直接素子特性に影響し
難いことが理解されよう。
ビームベース８Ｉサイリスタがターンオン時間。
ｄｉ／ｄｉ ｉｌ量、ゲートトリガ電力の点で埋め込み
ゲートＳエサイリスタより劣る点は、ビームベースＳＩ
サイリスタにはチャネルが存在しないためである。
ゲートＳエサイリスタより劣る点は、ビームベースＳＩ
サイリスタにはチャネルが存在しないためである。
本発明は両夕′イブのＳＩサイリス匂の特徴を結合させ
て特性面の改善を行い、且つエピタキシャル成長時に発
生した欠陥が直接耐圧および信頼性に影響しないように
して歩留りの向上を計ったことを特徴とするＳＩサイリ
スタに関するものである０ 〔問題点を解決するための手段〕 第３図に示されるビームベース８Ｉサイリスタはｐ＋ア
ゲートがｐ！６で短絡されているため、ゲートを正バイ
アスしないと電流の流れない、いわゆるノルマリーオフ
形の素子である。この素子は室温でも又高温（１２５〜
１５０℃）においてもノルマリーオフ状態が維持できる
素子である。
て特性面の改善を行い、且つエピタキシャル成長時に発
生した欠陥が直接耐圧および信頼性に影響しないように
して歩留りの向上を計ったことを特徴とするＳＩサイリ
スタに関するものである０ 〔問題点を解決するための手段〕 第３図に示されるビームベース８Ｉサイリスタはｐ＋ア
ゲートがｐ！６で短絡されているため、ゲートを正バイ
アスしないと電流の流れない、いわゆるノルマリーオフ
形の素子である。この素子は室温でも又高温（１２５〜
１５０℃）においてもノルマリーオフ状態が維持できる
素子である。
本発明の、埋め込みゲートＳエサイリスタとビームベー
ス８Ｉサイリスタの特徴を結合させる目的に用いられる
ビームベースＳＩサイリスタは、柳造的には第３図と同
様であるが、９層６は極めて薄く、その不純物密度も極
めて低いので、電気的特性は第３図の素子とは異なる。
ス８Ｉサイリスタの特徴を結合させる目的に用いられる
ビームベースＳＩサイリスタは、柳造的には第３図と同
様であるが、９層６は極めて薄く、その不純物密度も極
めて低いので、電気的特性は第３図の素子とは異なる。
すなわち、本発明に用いられるビームベース８Ｉサイリ
スタの電気的特性は、室温においてはノルマリーオフ形
であるが、高温においてはノルマリーオン形となるＯ まず、このような電気的特性を有するビームベースサイ
リスタを実現するためには、エピタキシャル成長技術に
おいて、特に成長温度の低い原料ガスを選ぶ必要がある
。この理由は、実際の素子製作においてはｎ一層２とし
てｉｌ ２．５Ｘ１０” ａｔｏｍｓ／ｃｃ程度の低不
純物密度の基板が用いられ、ｐ＋アゲートとしてはその
表面不純物密度が２Ｘ１０”ａｔｏｍｓ／ｃｃ程度の高
不純物密度が用いられるので、エピタキシャル成長温度
の高い原料ガスを選ぶと、ｐ＋アゲートからのｐ形不純
物の蒸発拡散により９層６の不純物密度が高くなり、且
つ厚みが厚くなって、室温、高温ともノルマリーオフ形
となり、本発明の使用目的に合致しなくなるのである。
スタの電気的特性は、室温においてはノルマリーオフ形
であるが、高温においてはノルマリーオン形となるＯ まず、このような電気的特性を有するビームベースサイ
リスタを実現するためには、エピタキシャル成長技術に
おいて、特に成長温度の低い原料ガスを選ぶ必要がある
。この理由は、実際の素子製作においてはｎ一層２とし
てｉｌ ２．５Ｘ１０” ａｔｏｍｓ／ｃｃ程度の低不
純物密度の基板が用いられ、ｐ＋アゲートとしてはその
表面不純物密度が２Ｘ１０”ａｔｏｍｓ／ｃｃ程度の高
不純物密度が用いられるので、エピタキシャル成長温度
の高い原料ガスを選ぶと、ｐ＋アゲートからのｐ形不純
物の蒸発拡散により９層６の不純物密度が高くなり、且
つ厚みが厚くなって、室温、高温ともノルマリーオフ形
となり、本発明の使用目的に合致しなくなるのである。
このため、本発明に適用するエピタキシャル成長用原料
ガスとしては、モノシラン（ＳｉＨ４）ガスを使用する
のが好適である。
ガスとしては、モノシラン（ＳｉＨ４）ガスを使用する
のが好適である。
このようなエピタキシャル成長温度の低い原料ガスを用
いた場合、エピタキシャル成長条件が同一の際には、ｐ
＋アゲート間隔を大きくしチャネルの幅を広く設計する
と埋め込みゲートＳエサイリスタができ、ｐ＋アゲート
間隔を小さくしチャネルの幅を狭く設計すると本発明の
目的とするビームベースＳＩサイリスタができる。
いた場合、エピタキシャル成長条件が同一の際には、ｐ
＋アゲート間隔を大きくしチャネルの幅を広く設計する
と埋め込みゲートＳエサイリスタができ、ｐ＋アゲート
間隔を小さくしチャネルの幅を狭く設計すると本発明の
目的とするビームベースＳＩサイリスタができる。
第４図は問題解決のための手段を説明するためのＳＩサ
イリスタの断面図であり、第２図、第３図と同一の符号
は同一部分を示す。図は高比抵抗の半導体からなるｎ一
層２に、エピタキシャル成長前に、タゲート３の間隔が
３〜５μｍで狭い幅を有するチャネル５′と、ｐ＋ゲー
ト３の間隔が７〜１０μｍで広い幅を有するチャネル５
との異なる２種類のチャネル部分を形成した後に、エピ
タキシャル成長法でｎ一層２’を形成した様子を示して
いる。
イリスタの断面図であり、第２図、第３図と同一の符号
は同一部分を示す。図は高比抵抗の半導体からなるｎ一
層２に、エピタキシャル成長前に、タゲート３の間隔が
３〜５μｍで狭い幅を有するチャネル５′と、ｐ＋ゲー
ト３の間隔が７〜１０μｍで広い幅を有するチャネル５
との異なる２種類のチャネル部分を形成した後に、エピ
タキシャル成長法でｎ一層２’を形成した様子を示して
いる。
この結果によれば、エピタキシャル成長前にｐ＋ゲート
３の間隔を３〜５μｍとした時には、エピタキシャル成
長後に本発明の目的とするビームベースＳＩサイリスタ
となり、ｐ＋ゲート３の間隔を７〜１０μｍとした時に
は埋め込みゲートＳエサイリスタとなっている。
３の間隔を３〜５μｍとした時には、エピタキシャル成
長後に本発明の目的とするビームベースＳＩサイリスタ
となり、ｐ＋ゲート３の間隔を７〜１０μｍとした時に
は埋め込みゲートＳエサイリスタとなっている。
第５図は本発明に用いられるビームベースＳＩサイリス
タの電気的特性を示すグラフである。第４図に示したビ
ームベ、−スＳＩサイリスタを第３図に示した素子構造
に仕上げて、ゲートオープン状態でアノードとカソード
間の耐圧の温度特性を測定すると第５図のように室温で
はノルマリーオフ形であるが、高温ではノルマリーオン
形となる。
タの電気的特性を示すグラフである。第４図に示したビ
ームベ、−スＳＩサイリスタを第３図に示した素子構造
に仕上げて、ゲートオープン状態でアノードとカソード
間の耐圧の温度特性を測定すると第５図のように室温で
はノルマリーオフ形であるが、高温ではノルマリーオン
形となる。
この現象は、ｐ＋ゲート３を短絡している９層６の厚み
が極めて薄く、且つ低い不純物密度であるために、室温
においては９層６で印加電圧を阻止するが、高温になる
と熱励起されたキャリヤが９層６を抜けて行くことを示
している。すなわち、この現象は温度上昇により９層６
は電気的に消滅し、チャネル化してしまうことを意味し
ている。
が極めて薄く、且つ低い不純物密度であるために、室温
においては９層６で印加電圧を阻止するが、高温になる
と熱励起されたキャリヤが９層６を抜けて行くことを示
している。すなわち、この現象は温度上昇により９層６
は電気的に消滅し、チャネル化してしまうことを意味し
ている。
しかしながら、このようにｐ／ｆｆ１６の厚みが薄く、
且つ低不純物密度であっても、基板とエピタキシャル成
長層との界面に存在する結晶欠陥に対しては、対圧を有
利に導く効果が期待できる。
且つ低不純物密度であっても、基板とエピタキシャル成
長層との界面に存在する結晶欠陥に対しては、対圧を有
利に導く効果が期待できる。
両タイプの８Ｉサイリスタの特徴を結合するには、エピ
タキシャル成長前の多数のチャネルを有する８Ｉサイリ
スタのチップ内に、ｐ＋ゲートの間隔が３〜５μｍの狭
い設計と、７〜１０μｍの広い設計との、２種類のチャ
ネルを共存させた設計にすればよい。
タキシャル成長前の多数のチャネルを有する８Ｉサイリ
スタのチップ内に、ｐ＋ゲートの間隔が３〜５μｍの狭
い設計と、７〜１０μｍの広い設計との、２種類のチャ
ネルを共存させた設計にすればよい。
第１図は本発明にかかるＳＩサイリスタの一実施例の断
面図である。前記のように２種類のチャネルが共存する
よう設計されたサンプルへエピタキシャル成長した後の
チャネル５の形状を示している。チップ内にはチャネル
のある埋め込みゲート８Ｉサイリスタとチャネルのない
ビームベースＳＩサイリスタとが共存している。
面図である。前記のように２種類のチャネルが共存する
よう設計されたサンプルへエピタキシャル成長した後の
チャネル５の形状を示している。チップ内にはチャネル
のある埋め込みゲート８Ｉサイリスタとチャネルのない
ビームベースＳＩサイリスタとが共存している。
本発明にかかるＳＩサイリスタと従来形のＳＩサイリス
タとを区別するため、説明の都合上、本発明にかかる素
子をＤｉｆｆｅｒｅｎｔ Ｃｈａｎｎｅｌ Ｗｉｄｅ埋
め込みゲートＳエサイリスタ（以下ＤＣＷｆｉめ込みゲ
ート８Ｉサイリスタ）と呼ぶ。
タとを区別するため、説明の都合上、本発明にかかる素
子をＤｉｆｆｅｒｅｎｔ Ｃｈａｎｎｅｌ Ｗｉｄｅ埋
め込みゲートＳエサイリスタ（以下ＤＣＷｆｉめ込みゲ
ート８Ｉサイリスタ）と呼ぶ。
ＤＣＷ埋め込みゲートＳエサイリスタには−１埋め込み
ゲート８Ｉサイリスタ構造部とビームベースＳＩサイリ
スタ構造部とが共存しているため、前述の従来技術の項
で説明した両者の弱点を補強し合う作用がある。尚、電
気的特性上の分類ではノルマリーオン形の素子である。
ゲート８Ｉサイリスタ構造部とビームベースＳＩサイリ
スタ構造部とが共存しているため、前述の従来技術の項
で説明した両者の弱点を補強し合う作用がある。尚、電
気的特性上の分類ではノルマリーオン形の素子である。
第１図によって本発明にかかるＤＣＷ埋め込みゲートＳ
エサイリスタについて説明する。この実施例のキーポイ
ントはＡ−Ａ線を中心とした部分にあり、エピタキシャ
ル成長前のを一トおよびチャネルの形状と、エピタキシ
ャル成長後のゲートおよびチャネルの形状が特徴である
から、この点を中心として説明し、他は簡略な説明に止
める。
エサイリスタについて説明する。この実施例のキーポイ
ントはＡ−Ａ線を中心とした部分にあり、エピタキシャ
ル成長前のを一トおよびチャネルの形状と、エピタキシ
ャル成長後のゲートおよびチャネルの形状が特徴である
から、この点を中心として説明し、他は簡略な説明に止
める。
実施例ではｎ一層２として不純物密度が２．５Ｘ１０”
ａｔｏｍｓ／ｃｃで、その厚みが３５０μｍのチップの
一方゛の面に拡散法で形成された表面不純物密度が５×
１０”ａｔｏｍｓ／ｃｃで、その厚みが５０ｐｍのｐ＋
層１を有する基板を出発素材とする。
ａｔｏｍｓ／ｃｃで、その厚みが３５０μｍのチップの
一方゛の面に拡散法で形成された表面不純物密度が５×
１０”ａｔｏｍｓ／ｃｃで、その厚みが５０ｐｍのｐ＋
層１を有する基板を出発素材とする。
このｎ一層２の他方の面に、公知の酸化、ホトリソグラ
フィ、拡散技術などを用いて、ｐ＋ゲート３の間ｉが３
〜５μｍに設計されたチャネル５′を有するＣ領域と、
ｐ＋ゲート３の間隔が７〜１０μｍに設計されたチャネ
ル５を有するＢ領域とが共存するように、表面不純物密
度が２〜３ Ｘ １０”ａｔｏｍｓ／ｃｃでその厚み１
５μｍのメゲート３が形成される。
フィ、拡散技術などを用いて、ｐ＋ゲート３の間ｉが３
〜５μｍに設計されたチャネル５′を有するＣ領域と、
ｐ＋ゲート３の間隔が７〜１０μｍに設計されたチャネ
ル５を有するＢ領域とが共存するように、表面不純物密
度が２〜３ Ｘ １０”ａｔｏｍｓ／ｃｃでその厚み１
５μｍのメゲート３が形成される。
このような間隔でｒゲート３が形成された表面に対して
、エピタキシャル成長用原料ガスとしてモノシラン（８
ｉＨ４）を用いて、１０００〜１０２０℃の温ｇｊテ、
不純物密度が１．５Ｘ １０” ａｔｏｍｓ／ｃｃ 、
厚さが２０μｍのｎ ＦＭ ２“がエピタキシャル成長
法によって形成される。
、エピタキシャル成長用原料ガスとしてモノシラン（８
ｉＨ４）を用いて、１０００〜１０２０℃の温ｇｊテ、
不純物密度が１．５Ｘ １０” ａｔｏｍｓ／ｃｃ 、
厚さが２０μｍのｎ ＦＭ ２“がエピタキシャル成長
法によって形成される。
エピタキシャル成長後の断面を観察すると、工ピタキシ
ャル成長前にｐ＋アゲートの間隔を３〜５μｍ有してい
た第１図のＣ領域では、エピタキシャル成長時のｐ＋ア
ゲートからのｐ形不純物の蒸発による横方向拡散により
、チャネル５′は閉塞されｐ＋アゲートはｐ屑６により
短絡されている。
ャル成長前にｐ＋アゲートの間隔を３〜５μｍ有してい
た第１図のＣ領域では、エピタキシャル成長時のｐ＋ア
ゲートからのｐ形不純物の蒸発による横方向拡散により
、チャネル５′は閉塞されｐ＋アゲートはｐ屑６により
短絡されている。
他方、エピタキシャル成長前にｐ＋アゲートの間隔を７
〜１０μｍ有していた第１図のＢ領域では、エピタキシ
ャル成長時にｐ＋アゲートから２〜２，５μｍ程度の横
方向拡散は発生しているものの、チャネル幅は３〜５μ
ｍ程度は確保されており、チャネルが閉塞されてはいな
い。本発明の主旨はまさにこの点にある。尚、このよう
なチャネル配置の組み合わせは、素子の大容量化による
チャネル数の増加に伴い素子仕様に合致するよう適宜に
決めればよい。
〜１０μｍ有していた第１図のＢ領域では、エピタキシ
ャル成長時にｐ＋アゲートから２〜２，５μｍ程度の横
方向拡散は発生しているものの、チャネル幅は３〜５μ
ｍ程度は確保されており、チャネルが閉塞されてはいな
い。本発明の主旨はまさにこの点にある。尚、このよう
なチャネル配置の組み合わせは、素子の大容量化による
チャネル数の増加に伴い素子仕様に合致するよう適宜に
決めればよい。
１層２′形成後においては、ｎ層２“の表面にｎ＋層４
が公知の拡散技術により形成される。ｎ”層４の形成後
、ホトリソグラフィ、エツチング技術などを用いること
により、外部引き出し用ゲート電極９を形成するために
、埋め込まれたｐ＋アゲートの一部が露出するところま
で、選択的なエツチングが施される。
が公知の拡散技術により形成される。ｎ”層４の形成後
、ホトリソグラフィ、エツチング技術などを用いること
により、外部引き出し用ゲート電極９を形成するために
、埋め込まれたｐ＋アゲートの一部が露出するところま
で、選択的なエツチングが施される。
更に、アノード電極７．カソード電極８．ゲート電極９
の各々の電極が、例えばアルミニウム蒸着法などにより
形成され、最後に表面パッジベージ目ンが実施されてチ
ップが完成する。
の各々の電極が、例えばアルミニウム蒸着法などにより
形成され、最後に表面パッジベージ目ンが実施されてチ
ップが完成する。
本発明にかかるＤＣＷ埋め込みゲートＳエサイリスタは
、埋め込みゲートＳＩサイリスタの特徴である早いター
ンオン時間と、大きいｄ ｉ／ｄ を耐量。
、埋め込みゲートＳＩサイリスタの特徴である早いター
ンオン時間と、大きいｄ ｉ／ｄ を耐量。
小さいゲートトリガ電力を有し、且つ、ビームベースＳ
Ｉサイリスタの特徴である大きい可制御電流と、耐圧歩
留りの良さを兼備した素子である。
Ｉサイリスタの特徴である大きい可制御電流と、耐圧歩
留りの良さを兼備した素子である。
以下、これらについて説明する。まず、ターンオン時間
について説明すると、ＤＣＷ埋め込みゲートＳＩサイリ
スタは、チップ内に少なくとも１個以上のチャネルを持
った素子であるから、ゲートを正バイアスしてターンオ
ンさせる場合には、ターンオンはチャネル５から始まり
横方向に伝播し、ｐ＋アゲートを２層６で短絡した領域
へと広がりて行く。この広がりの速さは第５図の説明か
らも理解されるように、温度上昇により２層６は電気的
に消滅しチャネル化してしまうので、ターンオン時間は
ビームベースＳＩサイリスタよりも早い素子となる。
について説明すると、ＤＣＷ埋め込みゲートＳＩサイリ
スタは、チップ内に少なくとも１個以上のチャネルを持
った素子であるから、ゲートを正バイアスしてターンオ
ンさせる場合には、ターンオンはチャネル５から始まり
横方向に伝播し、ｐ＋アゲートを２層６で短絡した領域
へと広がりて行く。この広がりの速さは第５図の説明か
らも理解されるように、温度上昇により２層６は電気的
に消滅しチャネル化してしまうので、ターンオン時間は
ビームベースＳＩサイリスタよりも早い素子となる。
ｄｉ／ｄｔ耐量、ターンオン時のゲートトリガ電力も、
前記と同様の理由によって、ビームベースＳエサイリス
タよりも優れた素子となる。
前記と同様の理由によって、ビームベースＳエサイリス
タよりも優れた素子となる。
ゲートを逆バイアスした時のターンオフ動作はチャネル
５から始まり、次に逆バイアス印加によって２層６が復
活し電流遮断を行うので、ターンオフ時間は埋め込みゲ
ートＳエサイリスタおよびビームベースＳＩサイリスタ
と変らない。
５から始まり、次に逆バイアス印加によって２層６が復
活し電流遮断を行うので、ターンオフ時間は埋め込みゲ
ートＳエサイリスタおよびビームベースＳＩサイリスタ
と変らない。
可制御電流耐量については、チャネル５の領域をｐ＋ア
ゲートを２層６で短絡したチャネル５′の領域よりも大
幅に小さくできるので、ゲートを逆バイアスした時のチ
ャネル５の動作は、埋め込みゲートＳエサイリスタより
も均一化される確率が高く、耐量は埋め込みゲートＳエ
サイリスクよりも優れた素子となる。
ゲートを２層６で短絡したチャネル５′の領域よりも大
幅に小さくできるので、ゲートを逆バイアスした時のチ
ャネル５の動作は、埋め込みゲートＳエサイリスタより
も均一化される確率が高く、耐量は埋め込みゲートＳエ
サイリスクよりも優れた素子となる。
耐圧についても、前記と同様にチャネル５の領域をｐ＋
アゲートを２層６で短絡したチャネル５′の領域よりも
大幅に小さくできるので、エピタキシャル成長による諸
々の結晶欠陥の影響を受は難く、埋め込みゲートＳＩサ
イリスタよりも耐圧歩留りの優れた素子となる。
アゲートを２層６で短絡したチャネル５′の領域よりも
大幅に小さくできるので、エピタキシャル成長による諸
々の結晶欠陥の影響を受は難く、埋め込みゲートＳＩサ
イリスタよりも耐圧歩留りの優れた素子となる。
本発明にかかるＤＣＷ埋め込みゲー）ＳＩサイリスタと
、従来の埋め込みゲートＳエサイリスタおよびビームゲ
ートＳエサイリスタの総合評価比較は第２表のようであ
り、本発明にかかるＤＣＷ埋め込みゲートＳエサイリス
タの特性が改善されていることが理解されよう。
、従来の埋め込みゲートＳエサイリスタおよびビームゲ
ートＳエサイリスタの総合評価比較は第２表のようであ
り、本発明にかかるＤＣＷ埋め込みゲートＳエサイリス
タの特性が改善されていることが理解されよう。
尚、第２表において○印は優れていることを示し、△印
はや＼劣りていることを示し、Ｘ印は劣っていることを
示している。
はや＼劣りていることを示し、Ｘ印は劣っていることを
示している。
第２表
以上説明したように、本発明にかかるＤＣＷｉ留り良く
製造することの可能な素子を提供するものである。
製造することの可能な素子を提供するものである。
第１図は本発明にかかる８Ｉサイリスタの一実施例の断
面図、第２図、第３図は従来の８Ｉサイリスクの断面図
で、第２図は埋め込みゲートＳエサイリスタ、第３図は
ビームベース８Ｉサイリスタを示し、第４図は問題解決
の手段を説明するための８１サイリスタの断面図であり
、第５図は本発明に用いられるビームベース８Ｉサイリ
スタの電気的特性を示すグラフである。 １・・・・・・ｐ＋層、２，２’・・・・・・ｎ一層、
２″・・・・・・ｎ層、３・・・・・・ｐ＋ゲート、４
・・・・・・ｎ層層、５．５’・・・・・・チャネル、
６・・・・・・ｐｌＷＪｓ７・・・・・・アノード電極
、８・・・・・・カソード電極、９・・・・・・ゲート
電極。
面図、第２図、第３図は従来の８Ｉサイリスクの断面図
で、第２図は埋め込みゲートＳエサイリスタ、第３図は
ビームベース８Ｉサイリスタを示し、第４図は問題解決
の手段を説明するための８１サイリスタの断面図であり
、第５図は本発明に用いられるビームベース８Ｉサイリ
スタの電気的特性を示すグラフである。 １・・・・・・ｐ＋層、２，２’・・・・・・ｎ一層、
２″・・・・・・ｎ層、３・・・・・・ｐ＋ゲート、４
・・・・・・ｎ層層、５．５’・・・・・・チャネル、
６・・・・・・ｐｌＷＪｓ７・・・・・・アノード電極
、８・・・・・・カソード電極、９・・・・・・ゲート
電極。
Claims (3)
- （１）多数のゲート接合とチャネルを有する静電誘導サ
イリスタを製作するに際して、エピタキシャル成長法で
ゲートを埋め込む前にゲート接合の間隔が小さく幅の狭
いチャネルを多数有する領域と、ゲート接合の間隔が大
きく幅の広いチャネルを少なくとも１個以上有する領域
とを同一チップ内に形成し、該チップに対してエピタキ
シャル成長法を用いてゲートを埋め込んだことを特徴と
する静電誘導サイリスタ。 - （２）ゲート埋め込み形成後において、ゲート接合の間
隔が狭い領域はビームベース静電サイリスタとなり、ゲ
ート接合の間隔が広い領域は埋め込みゲート静電誘導サ
イリスタとなって、両者が同一チップ中に内蔵されてい
ることを特徴とする特許請求の範囲第１項記載の静電誘
導サイリスタ。 - （３）同一チップ中に内蔵されたビームベース静電誘導
サイリスタの電気特性が、室温ではノルマリーオフ特性
を示し、高温においてはノルマリーオン特性を示すこと
を特徴とする特許請求の範囲第２項記載の静電誘導サイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15902684A JPS6139578A (ja) | 1984-07-31 | 1984-07-31 | 静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15902684A JPS6139578A (ja) | 1984-07-31 | 1984-07-31 | 静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139578A true JPS6139578A (ja) | 1986-02-25 |
Family
ID=15684629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15902684A Pending JPS6139578A (ja) | 1984-07-31 | 1984-07-31 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197868U (ja) * | 1986-06-09 | 1987-12-16 | ||
| JPH02271708A (ja) * | 1989-04-13 | 1990-11-06 | Kansai Electric Power Co Inc:The | パルス発生装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922354A (ja) * | 1972-06-21 | 1974-02-27 | ||
| JPS5289482A (en) * | 1976-01-22 | 1977-07-27 | Toshiba Corp | Semiconductor device |
| JPS52107780A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
| JPS52107781A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
| JPS54106176A (en) * | 1978-02-08 | 1979-08-20 | Hitachi Ltd | Field effect switching element |
-
1984
- 1984-07-31 JP JP15902684A patent/JPS6139578A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922354A (ja) * | 1972-06-21 | 1974-02-27 | ||
| JPS5289482A (en) * | 1976-01-22 | 1977-07-27 | Toshiba Corp | Semiconductor device |
| JPS52107780A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
| JPS52107781A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
| JPS54106176A (en) * | 1978-02-08 | 1979-08-20 | Hitachi Ltd | Field effect switching element |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197868U (ja) * | 1986-06-09 | 1987-12-16 | ||
| JPH0534116Y2 (ja) * | 1986-06-09 | 1993-08-30 | ||
| JPH02271708A (ja) * | 1989-04-13 | 1990-11-06 | Kansai Electric Power Co Inc:The | パルス発生装置 |
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