KR102117465B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 개시의 일 실시 예에 따른 반도체 소자는 제1 도전형부 및 제2 도전형부가 교번하여 배치된 제1 영역; 상기 제2 도전형부의 상부 및 제1 도전형부의 상부 중 일부에 배치되며, 상기 제2 도전형부보다 불순물 농도가 더 높은 제2 도전형의 제2 영역; 및 상기 제1 도전형부 및 상기 제2 도전형부의 상부에 배치된 게이트 절연막; 및 상기 게이트 절연막의 상부에 배치된 게이트 전극;을 포함한다. 상기 제2 도전형부는 에피택셜층이며, 상기 제2 영역은 상기 게이트 전극을 마스크로 이용하여 이온 주입 공정(Implant process) 및 확산 공정에 의해 형성될 수 있다.
Description
본 개시는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 Power MOSFET(Power Metal-Oxide-Semiconductor Field Effect Transistor; 전력용 금속-산화물-반도체 전계 효과 트랜지스터)과 같은 전력 반도체 소자는 오프 상태(Off State 또는 Blocking mode(블록킹 모드)로 표기)에서 작동시 충분히 높은 차단 전압(Blocking Voltage, BV 내압 또는 내압. 이하 "내압”)을 가져야 함과 동시에, 온상태(On State)에서 작동시 소모되는 정적 손실(Static loss, 또는 DC 손실)를 낮추기 위해 충분히 낮은 온저항(On-Rds, On Resistance)을 가져야 한다. 이와 같은 이유로 상기 차단 전압과 온저항을 전력 반도체 소자의 2대 핵심 DC 성능으로 언급하기도 한다.
일반적으로 높은 차단 전압 성능을 구현하기 위해서, 충분한 두께의 저농도의 내압 지지층을 상기 전력 반도체 소자 내부에 삽입한다. 상기 내압 지지층은 반송자(Carrier)의 이동 거리를 증가시키며, 이로 인해 온저항이 필수불가결하게 증가될 수 있다. 따라서, 전술한 차단 전압과 온저항은 서로 트레이드-오프(Trade-off) 관계를 가질 수 있다. 이와 같이, 온저항과 내압의 트레이드-오프 관계를 더욱 개선시킬 수 있는 새로운 구조가 필요하다.
또한, 반도체 소자를 제조함에 있어서 공정 단계를 줄이고 공정을 단순화함으로써 생산 단가를 줄이고, 소자의 불량율을 낮춰 수율을 높이는 것이 중요하다.
본 개시의 여러 목적 중 하나는 낮은 온저항(On-Rds, On Resistance)을 가지며 전기적 특성이 개선된 반도체 소자를 제공하며, 제조 비용이 감소되고 수율을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 제1 도전형부 및 제2 도전형부가 교번하여 배치된 제1 영역; 상기 제2 도전형부의 상부 및 제1 도전형부의 상부 중 일부에 배치되며, 상기 제2 도전형부보다 불순물 농도가 더 높은 제2 도전형의 제2 영역을 포함하여, 반도체 소자의 온저항을 낮춰 전기적 특성을 향상시키는 것이다.
본 개시의 일 실시 예에 따른 반도체 소자 및 그 제조 방법은 낮은 온저항(On-Rds, On Resistance)을 갖고, 제조 비용이 감소되고, 수율이 높으며, 전기적 특성이 개선될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 A부분을 확대한 것이다.
도 3 내지 도 9는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 10은 종래의 반도체 소자 및 본 개시의 일 실시 예에 따른 반도체 소자의 불순물 농도(Doping concentration)를 도시한 것이다.
도 11 내지 도 17은 본 개시의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 2는 도 1의 A부분을 확대한 것이다.
도 3 내지 도 9는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 10은 종래의 반도체 소자 및 본 개시의 일 실시 예에 따른 반도체 소자의 불순물 농도(Doping concentration)를 도시한 것이다.
도 11 내지 도 17은 본 개시의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 반도체 소자에 대하여 설명한다.
여기에서 개시된 여러 실시 예들이 특정 종류의 반도체 소자로 한정되는 것은 아니며, 예컨대 전력용 MOSFET, IGBT와 여러 종류의 싸이리스터를 포함하는 다른 형태의 반도체 소자에도 대부분 적용될 수 있다.
또한, 제1 도전형은 N형 불순물이 주입된 N형일 수 있으며, 이 경우 제2 도전형은 P형 불순물이 주입된 P형일 수 있다. 또한, 이와 반대로, 제1 도전형이 P형, 제2 도전형이 N형일 수 있다. 상기 N형 및 P형 불순물은 반도체에서 일반적으로 사용되는 것으로, N형 불순물에는 인(P), 비소(As) 등이 포함되며, P형 불순물에는 붕소(B) 등이 포함될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자(100)의 단면도이고, 도 2는 도 1의 A부분을 확대한 것이다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 반도체 소자(100)는, 제1 도전형부(111) 및 제2 도전형부(112)가 교번하여 배치된 제1 영역(110); 상기 제2 도전형부(112)의 상부 및 상기 제1 도전형부(111)의 상부 중 일부에 배치된 제2 영역(120); 상기 제1 도전형부(111) 및 제2 도전형부(112)의 상부에 배치된 게이트 절연막(161); 및 상기 게이트 절연막(161)의 상부에 배치된 게이트 전극(162);을 포함하며, 상기 제2 영역(120)은 상기 제2 도전형부(112)보다 높은 불순물 농도는 갖는다.
이때, 상기 제2 도전형부(112)는 에피택셜층으로 구성된다.
상기 제2 영역(120)은 이온 주입 공정(Implant process) 및 확산 공정에 의해 형성될 수 있다.
또한, 상기 제2 영역(120)의 상부 내측에 배치된 제1 도전형의 제3 영역(130); 및 상기 제2 영역(120)의 상부 중 일부는 상기 제2 영역(120)보다 불순물 농도가 더 높은 제2 도전형의 제4 영역(140);이 배치될 수 있다.
도 2를 참조하면, 상기 제2 영역(120)은 상기 제2 도전형부(112)의 상부에 배치되고, 그 일부가 제1 도전형부(111)의 상부로 연장되어 배치된다.
상기 제2 영역(120)은 상기 제2 도전형부(112)로부터 상기 제1 도전형부(111)로 연장되어 배치될 수 있다.
상기 제2 영역이 상기 제2 도전형부(112)로부터 상기 제1 도전형부(111)로 연장되어 배치된 부분의 길이를 a로 표시하였다.
일반적으로, 일정한 패턴을 가지는 구성에 있어, 이온 주입 공정을 수행하기 위하여, 마스크가 필요하다. 그러나, 마스크는 공정 중에 물리적으로 정해진 위치에서 다소 벗어나 형성될 수 있다(이하, 맞춤오차: Misalign). 따라서, 마스크를 제작하여 소자를 제조할 시, 제2 영역은 정해진 위치에서 벗어나 형성될 수 있다.
이와 같이 제2 영역이 정해진 위치에서 벗어나 형성되어 맞춤오차가 발생한 경우, 반도체 소자의 온상태(On State)에서 제2 영역에 형성되는 채널의 길이에 영향을 미치게 되며, 캐리어(전자 또는 정공)의 흐름을 방해할 수 있어, 온저항(On-Rds, On Resistance)이 증가하는 문제점이 발생할 수 있다.
구체적으로, 반도체 소자의 온상태에서 채널이 제3 영역으로부터 제2 영역을 거쳐 제1 도전형부까지 형성되어야 한다. 그러나, 상기 제2 영역의 맞춤오차가 크게 발생함에 의하여, 제2 영역이 제1 도전형부 상부에 형성된 부분이 많은 경우, 채널이 형성되어야 하는 부분이 길어지게 되며, 이로 인해 온저항(On-Rds, On Resistance)이 증가하는 문제점이 발생할 수 있다.
반대로, 상기 제2 영역이 정해진 영역에 비하여 좁게 형성되는 경우, 채널이 형성되어야 하는 부분의 길이가 지나치게 짧아지게 되며, 이로 인해 반도체 소자의 오프 상태(Off State)에서도 채널이 형성될 수 있어 터널링 현상에 의해 캐리어가 이동하는 문제점이 발생할 수 있다.
또한, 일반적인 반도체 소자의 경우 게이트 전극의 좌우에 위치한 제2 영역 및 제3 영역에 의해 발생하는 저항(Rb)에 불균형이 발생할 수 있으며, 이로 인하여 반도체 소자의 에너지 충격 내인성(single pulse avalanche energy;EAS)이 감소할 수 있다. 또한, 게이트 전극의 좌우에 위치한 제2 영역의 배치 차이로 인하여 전류 분배에 불균형이 발생할 수 있으며, 이로 인하여 소자 파괴가 발생할 수 있다.
상기와 같은 맞춤오차에 따른 문제 발생을 방지하기 위하여, 본 개시의 반도체 소자는 제2 도전형부로부터 제1 도전형부로 연장되어 배치된 제2 영역을 포함한다. 이 경우, 제2 영역의 폭이 넓어지게 되며, 인접하는 제2 영역의 거리가 좁아지게되어, 소자의 온 저항 증가를 유발시킬 수 있다. 또한, 온저항 감소를 위한 방안으로 게이트 간의 간격을 증가시켜야 하므로, 소자의 소형화를 확보할 수 없다.
본 개시의 실시 예를 따르는 반도체 소자(100)는 제2 영역(120)을 형성하기 위한 이온 주입 공정 시, 게이트 전극(162)을 하드 마스크(Hard Mask)로 이용하여 제2 영역(120)을 형성할 수 있다.
상기 게이트 전극을 하드 마스크로 이용하면, 상기 제2 영역(120)의 맞춤오차 문제를 해결할 수 있다.
상기 제2 영역(120)은 정해진 위치에 보다 정확하게 형성되기 때문에 맞춤오차에 따른 온저항(On-Rds, On Resistance)이 증가하는 문제점 또는 반도체 소자(100)의 오프 상태(Off State)에서 캐리어가 도통하는 문제점을 방지할 수 있다. 또한, 불필요한 마진을 줄이면서, 게이트 간격을 줄일 수 있어 반도체 소자(100)를 보다 소형화할 수 있다. 또한, 제2 영역 및 제3 영역에 의해 발생하는 저항(Rb)의 불균형을 방지할 수 있어, 에너지 충격 내인성(EAS) 감소를 방지할 수 있다.
도 2를 참조하면, 상기 제2 영역(120)이 상기 제2 도전형부(112)로부터 상기 제1 도전형부(111)로 연장되어 배치된 길이를 a라 하면, 상기 a는 2.3μm 이하일 수 있다.
앞서 설명한 바와 같이 종래 반도체 소자의 경우 맞춤오차 문제로 인하여 설계 시 마진을 충분히 가져가야 하므로, 제2 영역이 제1 도전형부로 연장된 부분의 길이를 2.3 μm을 초과하도록 설계하여야 한다.
그러나, 본 개시의 실시 예를 따르는 반도체 소자(100)는 상기 a를 2.3 μm 이하로 설계 및 제조하는 것이 가능하다. 보다 구체적으로 1.4 μm 이하로 설계 및 제조하는 것이 가능하다.
상기 a는 2.3μm 이하를 만족함으로써, 소자의 온저항을 감소시킬 수 있으며, 에너지 충격 내인성(EAS)을 확보할 수 있다.
제1 영역(110)은 제1 도전형인 제1 도전형부(111) 및 제2 도전형인 제2 도전형부(112)가 교번하여 배치된 격자구조로, 초접합구조(Superjunction structure) 또는 초접합층(Superjunction layer)을 형성할 수 있다.
제1 영역(110)이 배치되는 기판은 실리콘 기판, 실리콘 카바이드 기판 또는 사파이어 기판일 수 있으며, 이에 한정되지 않는다.
상기, 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성된 초접합층의 작동 원리는 아래와 같다.
소자의 온상태에서, 상기 제1 도전형부(111)는 표면에서 채널(Channel)을 통해 주입된 캐리어가 드리프트(Drift) 형태로 드레인(Drain) 전극(180)에 이르는 통전 통로(Conduction path)를 제공할 수 있다. 이때, 제1 도전형부(111)와 교번하여 접하는 제2 도전형부(112)는 캐리어 이동에 영향을 주지 않는다.
블록킹 모드(Blocking Mode), 즉 게이트 전극(162)을 그라운드(Ground) 시키고, 드레인 전극(180)에 차단 전압을 인가하면, 상기 제1 도전형부(111) 및 제2 도전형부(112)는 인접한 각각에 서로 다른 불순물 성질을 갖는 제2 도전형부(112) 및 제1 도전형부(111)에 의해 공핍(Depletion)된다.
이와 같이, 차단 전압이 드레인 전극(180)에 인가되어 있는 동안(블록킹 모드)에는 초접합층이 마치 가상적으로 캐리어가 없는 진성반도체(Intrinsic semiconductor)처럼 작동하게 되며, 초접합층의 깊이 방향으로 동일한 크기의 전계가 유지될 수 있다. 즉, 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성된 상기 초접합층(제1 영역(110))은 내압 지지층의 역할을 할 수 있다.
본 개시의 실시 예를 따르는 반도체 소자(100)는 상기 제2 도전형부(112)의 상부 및 상기 제1 도전형부(111)의 상부 중 일부에 배치된 제2 도전형의 제2 영역(120)을 포함한다.
상기 제2 영역(120)은 상기 제1 영역(110) 중 제2 도전형부(112)의 상부에 형성될 수 있고, 제2 도전형부(112)로부터 제1 도전형부(111)로 연장되어 형성될 수 있다.
상기 제2 영역(120)은 채널이 형성되는 부분이다. 상기 채널을 통해 소스 전극(170)-제3 영역(130)을 통하여 유입된 캐리어가 제1 영역(110)으로 이동할 수 있다.
상기 제2 영역(120)은 상기 제1 영역(110)이 형성된 기판에 트랜치를 형성한 후 에피텍셜층을 성장시켜 형성될 수 있다.
상기 제3 영역(130)은 상기 제2 영역(120)의 상부에 배치되고 게이트 절연막(161)과 접촉하도록 배치될 수 있다.
상기 제3 영역(130)은 상기 제2 영역(120) 및 게이트 절연막(161) 사이에 형성될 수 있다.
상기 제3 영역(130)은 제2 영역(120)의 일부에 제1 도전형의 불순물을 주입하는 방식으로 형성될 수 있으며, 상기 제2 영역(120)의 상면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다.
상기 제3 영역(130) 중 상기 게이트 절연막(161)에 접한 부분(상면)을 제외한 나머지 부분은 상기 제2 영역(120)에 둘러싸인 형태로 배치될 수 있으며, 제2 영역(120) 및 제4 영역(140)에 둘러싸인 형태로 배치될 수 있다.
상기 제3 영역(130)이 상기 제2 영역(120)의 상면으로 노출되는 부분 중 일부는 게이트 전극(162)과 대응하는 부분에 형성되며, 상기 제3 영역(130) 중에서 게이트 전극(162)과 대응되지 않는 부분은 소스 전극(170)과 대응되는 부분일 수 있다.
반도체 소자(100)가 온상태인 경우, 상기 소스 전극(170)으로부터 유입되는 캐리어는 상기 제3 영역(130)-채널-제1 도전형부(111)를 따라 이동할 수 있다.
상기 제4 영역(140)은 상기 제2 영역(120)의 일부에 제1 도전형의 불순물을 주입하는 방식으로 형성될 수 있다. 따라서, 상기 제4 영역(140)은 상기 제2 영역(120)의 상면으로부터 제2 영역(120)의 일부를 파고들어간 형상으로 배치될 수 있다.
상기 제2 영역(120) 및 제3 영역(130)의 상부에는 게이트(미도시)가 배치될 수 있다.
상기 게이트는 상기 제2 영역(120) 및 제3 영역(130)과 접하는 부분에 배치된 게이트 절연막(161), 상기 게이트 절연막(161) 상부에 배치되는 게이트 전극(162) 및 상기 게이트 전극(162)을 둘러싸는 층간 절연막(163)을 포함할 수 있다.
상기 게이트 절연막(161)은 상기 제1 영역(110) 및 제2 영역(120)이 형성된 기판을 고온에서 가열함으로써 상기 제1 영역(110) 및 제2 영역(120)의 외부면에 산화막을 형성하여 형성할 수 있다.
상기 기판이 실리콘 기판인 경우 상기 산화막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 가열 공정에 의해 게이트 절연막(161)을 형성하면 고순도의 절연막 형성이 가능하고, 얇고 일정한 두께를 가진 절연막 형성이 가능하다.
상기 게이트 절연막(161)은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 형성할 수 있다.
상기 게이트 전극(162)은 폴리 실리콘을 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 게이트 절연막(161)의 상부에 증착함으로써 형성될 수 있다.
상기 게이트 전극(162)은 제2 영역(120)의 형성을 위한 이온 주입 공정 시 하드 마스크로서 역할을 한다.
층간 절연막(163)은 상기 게이트 전극(162)의 상면 및 측면을 둘러싸도록 배치된다.
상기 층간 절연막(163)은 게이트 전극(162)을 반도체의 다른 구성 요소, 특히 소스 전극(170)으로부터 절연하는 역할을 한다.
상기 층간 절연막(163)은 특별히 제한되지 않으며, 이산화규소(SiO2) 또는 PSG(phosphosilicate glass)를 포함할 수 있다.
소스 전극(170)은 층간 절연막(163)(173)의 일면에 배치되며 상기 제3 영역(130) 및 제4 영역(140)과 접하도록 배치될 수 있다.
상기 소스 전극(170)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 소자 내의 캐리어는 상기 소스 전극(170)(S)을 통해 상기 제3 영역(130)으로 이동할 수 있다.
드레인 전극(180)은 상기 제1 영역(110) 중 게이트 절연막(161)이 배치되지 않는 면에 배치될 수 있다.
도 1을 참조하면, 상기 드레인 전극(180)은 기판의 하부면에 배치될 수 있다.
상기 드레인 전극(180)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 상기 제1 영역(110)을 통해 이동한 캐리어는 드레인 전극(180)(D)을 통해 배출될 수 있다.
도 17은 본 개시의 다른 실시 예에 따른 반도체 소자의 단면도이다.
도 17에 도시된 구성 요소 중에서 도 1에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 17을 참조하면, 본 개시의 다른 실시 예를 따르는 반도체 소자(200)는 상기 게이트 절연막(261, 264)에서 제1 도전형부(211)의 상부에 배치된 영역은 제2 도전형부(112)의 상부에 배치된 영역보다 두꺼운 두께를 가질 수 있다.
상기 게이트 절연막(261, 264)은 제1 게이트 절연막(261) 상부에 제2 게이트 절연막(264)이 배치된 형태일 수 있다. 상기 제2 게이트 절연막(264)은 제1 도전형부(211)와 중첩하는 부분에 배치될 수 있다. 또한, 게이트 전극(262)은 아래로 열린 U와 같은 형상을 가질 수 있다.
이하, 본 개시의 반도체 소자의 제조방법에 대하여 설명한다.
도 3 내지 도 9는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 3 내지 도 9를 참조하면, 본 개시의 일 실시 예에 따른 반도체 소자(100)의 제조 방법은 제1 도전형의 기판(10)을 준비하는 단계; 상기 기판(10)에 제1 도전형부(111) 및 트랜치(20)를 형성하는 단계; 상기 트랜치(20)에 제2 도전형의 제2 도전형부(112)를 형성하는 단계; 상기 제1 도전형부(111) 및 상기 제2 도전형부(112)의 상부에 게이트 절연막(161) 및 상기 게이트 절연막(161)의 상부에 게이트 전극(162)을 형상하는 단계; 및 상기 게이트 전극(162)을 마스크로 이용하여, 상기 제2 도전형부(112)의 상부 및 상기 제1 도전형부(111)의 상부 중 일부에 제2 도전형의 제2 영역(120)을 형성하는 단계;를 포함하며, 상기 제2 영역(120)은 상기 제2 도전형부(111)보다 불순물 농도가 더 높은다.
도 3은 제1 도전형의 기판(10)을 준비하는 단계를 도시한 것이다.
상기 기판(10)은 반도체 제조에 일반적으로 사용되는 기판(10)으로서 특별히 제한되지 않으며, 특히, 실리콘으로 제작된 기판일 수 있다.
상기 기판(10)의 제1 면에 제1 도전형 불순물을 주입하거나 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 제1 영역(110)을 형성할 수 있다.
도 4는 상기 기판(10)에 트랜치(20)를 형성하는 단계를 도시한 것이다.
상기 트랜치(20)를 형성하는 방법은 반도체 공정에서 일반적으로 사용되는 식각 공정일 수 있다.
상기 트랜치(20)를 형성하고자 하는 부분이 열려있는 마스크를 제1 영역(110)의 상부에 배치하고 제1 영역(110)을 식각함으로써 제거하여 상기 트랜치(20) 및 제1 도전형부(111)를 형성할 수 있다.
상기 트랜치(20)의 하면은 상기 제1 도전형부(111)와 접하도록 형성될 수 있다.
도 5는 상기 트랜치(20)에 제2 도전형의 제2 도전형부(112)를 형성하는 단계를 도시한 것이다.
상기 제2 도전형부(112)는 상기 트랜치(20) 내에서 에피택셜 성장 공정(Epitaxial Growth Process)에 의해 형성될 수 있다.
도 6은 상기 제1 도전형부(111) 및 제2 도전형부(112)의 상부에 게이트 절연막(161)을 형성하고 게이트 전극(162)을 형성하는 단계를 도시한 것이다.
상기 게이트 절연막(161)은 상기 제1 영역(110) 및 제2 영역(120)이 형성된 기판(10)을 고온에서 가열함으로써 상기 제1 영역(110) 및 제2 영역(120)의 외부면에 산화막을 형성하여 형성할 수 있다.
상기 기판이 실리콘 기판인 경우, 상기 산화막은 실리콘 옥사이드(SiO2)를 포함할 수 있다.
가열 공정에 의해 형성된 게이트 절연막(161)은 고순도의 절연막 형성이 가능하고, 얇고 일정한 두께를 가질 수 있다.
상기 게이트 절연막에서 상기 제1 도전형부의 상부에 배치된 영역은 상기 제2 도전형부에 배치된 영역보다 두꺼운 두께를 가질 수 있다.
상기 게이트 절연막(161)은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 형성할 수 있다.
상기 게이트 전극(162)은 폴리 실리콘을 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 증착 공정을 통해 게이트 절연막(161)의 상부에 증착함으로써 형성될 수 있다.
상기 게이트 전극(162)은 제2 영역(120)의 형성을 위한 이온 주입 공정 시 하드 마스크로서 역할을 한다.
도 7은 상기 게이트 전극(162)을 마스크로 이용하여 제2 도전형의 제2 영역(120)을 형성하는 단계를 도시한 것이다.
상기 제2 영역(120)은 제2 도전형 불순물을 이온 주입 공정을 통하여 상기 기판의 내부로 주입하여 형성될 수 있다.
상기 제2 영역(120)은 상기 제2 도전형부(112)보다 높은 불순물 농도를 가질 수 있다.
상기 기판의 특정 부분에 일정한 형상의 제2 영역(120)을 형성하기 위해서는 제2 영역(120)을 형성할 부분이 열려있는 마스크를 필요로 한다.
반도체 소자(100)의 일 구성요소인 게이트 전극(162)을 하드 마스크로 사용함으로써, 이온 주입을 위한 별도의 마스크 형성 공정을 생략할 수 있기 때문에 공정이 단순화되고, 공정 단계가 줄어들어 제조 비용을 감소할 수 있다.
또한, 제2 영역의 맞춤오차 문제를 해결할 수 있기 때문에, 온저항(On-Rds, On Resistance)이 증가하는 문제점 또는 반도체 소자(100)의 오프 상태(Off State)에서 캐리어가 도통하는 문제점을 방지할 수 있다. 또한, 불필요한 마진을 줄이면서, 게이트 간격을 줄일 수 있어 반도체 소자(100)를 보다 소형화할 수 있다.
도 8은 상기 제2 영역의 상부 내측에 제1 도전형의 불순물을 주입하여 제3 영역을 형성하는 단계 및 상기 제2 영역의 상부 중 일부에 제2 도전형의 불순물을 주입하여 제4 영역을 형성하는 단계를 도시한다.
상기 제2 영역(120)의 상면에 제1 도전형 불순물을 주입하여 제3 영역(130)을 형성할 수 있다.
상기 기판의 제1 면 방향으로 제2 도전형 불순물을 주입하여 상기 제2 영역(120)의 일면에 제4 영역(140)을 형성할 수 있다.
상기 기판의 특정 부분에 일정한 형상의 제3 영역(130) 및 제4 영역(140)을 형성하기 위해, 마스크를 이용할 수 있다.
리소그래피 공정을 통하여 상기 기판의 제1 면 중에서 제3 영역(130)을 형성하고자 하는 부분이 열려있는 마스크를 형성한 후, 제1 도전형의 불순물을 주입함으로써 제3 영역(130)을 원하는 영역에 형성할 수 있다. 이후, 동일한 방법으로 제4 영역(140)을 형성할 수 있다.
도 9는 상기 게이트 전극(162)의 상면 및 측면을 둘러싸도록 층간 절연막(163)을 형성하고, 소스 전극(170) 및 드레인 전극(180)을 형성하는 단계를 도시한다.
상기 층간 절연막(163)은 상기 게이트 전극(162)을 둘러싸도록 배치된다.
상기 층간 절연막(163)은 게이트 전극(162)을 반도체의 다른 구성 요소, 특히 소스 전극(170)으로부터 절연하는 역할을 한다.
상기 층간 절연막(163)은 특별히 제한되지 않으며, 이산화규소(SiO2) 또는 PSG(phosphosilicate glass)를 포함할 수 있다.
상기 소스 전극(170)은 층간 절연막(163)(173)의 일면에 배치되며 상기 제3 영역(130) 및 제4 영역(140)와 중첩하도록 배치될 수 있다.
상기 소스 전극(170)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 소자 내에서 캐리어는 상기 소스 전극(170)을 통해 상기 제3 영역(130)으로 이동할 수 있다.
상기 드레인 전극(180)은 상기 제1 영역(110) 중 게이트 절연막(161)이 배치되지 않는 면에 배치될 수 있다.
도 9를 참조하면, 제1 영역(110)의 하부면에 배치될 수 있다.
상기 드레인 전극(180)은 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으며, 특별히 제한되지 않는다. 상기 제1 영역(110)을 통해 이동한 캐리어는 드레인 전극(180)을 통해 배출될 수 있다.
아래의 표 1은 일반적인 반도체 소자(비교 예1 및 2) 및 본 개시의 실시 예를 따르는 반도체 소자(실시 예1 내지 3)의 a(제2 영역이 제2 도전형부로부터 제1 도전형부로 연장되어 배치된 부분의 길이) 길이에 따른 온저항(On-Rds)을 나타낸 것이다.
본 개시의 일 실시 예에 따른 반도체 소자는 앞서 설명한 제조 방법에 의해 제조한 것이다. 일반적인 반도체 소자는, 제2 영역 형성 시 게이트 전극을 하드 마스크로 사용하지 않는다.
구체적으로, 일반적인 반도체 소자의 제2 영역은 제2 도전형부를 형성하는 단계 이전에 형성되며, “마스크 형성 공정-이온 주입 공정-확산 공정-마스크 제거 공정”을 거쳐 제2 영역을 형성한 후, 제2 도전형부를 형성하는 단계를 진행하였다.
비교예 1의 경우, 온저항을 감소시키기 위해 제1 도전형부 상부 부분 중에서 제2 영역 사이에 해당하는 부분에 상기 제1 도전형부에 비하여 불순물 농도가 높은 고농도 영역을 추가로 형성한 것이다.
| a(μm) | 온저항(Ω) | |
| 실시예 1 | 2.3 | 0.641 |
| 실시예 2 | 1.8 | 0.625 |
| 실시예 3 | 1.4 | 0.615 |
| 비교예 1 | 3.0 | 0.647 |
| 비교예 2 | 3.3 | 1.00 |
표 1을 참조하면, 실시예 1 내지 3의 온저항이 비교예 2의 온저항에 비하여 낮음을 알 수 있다. 또한, 본 개시의 실시예를 따름으로 인하여 a를 2.3 μm, 1.8 μm 및 1.4 μm 로 제조할 수 있음을 알 수 있다.
또한, 비교예 1의 경우, 실시예 1 내지 3과 유사한 수준의 온저항을 얻기 위하여, 제1 도전형부 상부에 고농도 영역을 추가로 형성한 것이다.
비교예 1의 고농도 영역은 포토 마스크 형성 공정, 불순물 주입 및 확산 공정 등의 부가적인 공정을 추가적으로 수행하여 형성된 것이다.
따라서, 종래의 일반적인 반도체 소자에서 온저항을 본 개시의 실시 예를 따르는 반도체 소자의 온저항 수준으로 낮추기 위해서는 부가적인 공정 추가에 따른 제조 비용 증가, 공정 복잡화, 이에 따른 수율 감소 및 생산 기간 증가의 문제가 발생할 수 있음을 알 수 있다.
도 10은 종래의 반도체 소자 및 본 개시의 일 실시 예에 따른 반도체 소자의 불순물 농도(Doping concentration)를 도시한 것이다
도 10을 참조하면, 실시예는 본 개시의 일 실시 예에 따른 반도체 소자이며, 비교예는 종래의 반도체 소자이다.
상기 실시예는 제4 영역(140)(p+)-제2 영역(120)(p-Body)-제2 도전형부(112)(p-pillar) 순서로 배치된 부분의 불순물 농도를 측정한 것이며, 비교예는 제4 영역(p+)-제2 도전형부(p-pillar) 순서로 배치된 부분의 불순물 농도를 측정한 것이다.
실시예는 제2 영역(120)이 에피텍셜층인 제2 도전형부(112)의 상부에 불순물 이온을 주입하여 형성되었기 때문에, 제2 영역(120)의 불순물 농도가 제4 영역(140)으로부터 제2 도전형부(112)로 갈수록 점차적으로 줄어들어 일정한 기울기를 갖는 형상임을 알 수 있다.
또한, 실시예는 제2 영역(120) 중에서 제2 도전형부(112) 상에 배치된 부분의 불순물 농도는 제1 도전형부(111) 상에 배치된 부분의 불순물 농도보다 높을 수 있다.
반면에, 비교예의 경우, 제2 도전형부를 형성하기 전에 제2 영역을 형성한다. 따라서, 제2 영역은 제2 도전형부의 상부에 형성되지 않고 상기 제2 도전형부의 측면에 형성된다. 제4 영역 및 제2 도전형부 사이에 제2 영역이 형성되지 않기 때문에 고농도의 제4 영역에서 저농도의 제2 도전형부로 급격하게 불순물 농도가 변하는 프로파일을 보인다.
도 11 내지 도 17은 본 개시의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
도 11 내지 도 17에 도시된 구성 요소 중에서 도 3 내지 도 9에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 11 내지 도 17을 참조하면, 본 개시의 다른 실시 예를 따르는 반도체 소자(200)의 제조 방법은 상기 제1 도전형부(211) 및 제2 도전형부(212)의 상부에 제1 게이트 절연막(261)을 형성하고 상기 제1 게이트 절연막(261) 중에서 제1 도전형부(211)과 대응하는 부분의 상부에 제2 게이트 절연막(264)을 형성하는 단계; 상기 제1 게이트 절연막(261) 및 제2 게이트 절연막(264) 상부에 게이트 전극(262)을 형성하는 단계;를 포함할 수 있다.
도 11은 제1 도전형의 기판(10)을 준비하는 단계를 도시하고, 도 12는 상기 기판에 트랜치(20)를 형성하는 단계를 도시하고, 도 13은 상기 트랜치(20)에 에피텍셜층을 형성하여 제2 도전형의 제2 도전형부(212)를 형성하는 단계를 도시한다.
도 14는 상기 제1 도전형부(211) 및 제2 도전형부(212)의 상부에 제1 게이트 절연막(261)을 형성하고 상기 제1 게이트 절연막(261) 중에서 제1 도전형부(211)와 중첩하는 부분의 상부에 제2 게이트 절연막(264)을 형성하는 단계를 도시한다.
상기 제2 게이트 절연막(264)은 특별히 제한되지 않으며, 이산화규소(SiO2) 또는 PSG(phosphosilicate glass)를 포함할 수 있다.
상기 제2 게이트 절연막(264)은 증착 공정을 통하여 제2 게이트 절연막(264)을 형성한 후 제1 게이트 절연막(261) 중에서 제1 도전형부(211)와 대응되는 부분의 상부만을 남긴 채 나머지 부분을 제거하여 형성할 수 있다.
도 15는 상기 제1 게이트 절연막(261) 및 제2 게이트 절연막(264) 상부에 게이트 전극(262)을 형성하는 단계를 도시하고, 도 16은 상기 게이트 전극(262)을 하드 마스크로 이용하여 제2 도전형의 제2 영역(220)을 형성하는 단계를 도시하고, 도 17은 상기 제2 영역(220)의 일부에 관입하여 제3 영역(230)을 형성하는 단계 및 상기 게이트 전극(262)을 둘러싸도록 층간 절연막(263)을 형성하고 소스 전극(270) 및 드레인 전극(280)을 형성하는 단계를 도시한다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 제한되는 것이 아니며 첨부된 청구범위에 의해 제한하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
100, 200: 반도체 소자
110, 210: 제1 영역
111, 211: 제1 도전형부
112, 212: 제2 도전형부
120, 220: 제2 영역
130, 230: 제3 영역
140, 240: 제4 영역
161: 게이트 절연막
261: 제1 게이트 절연막
264: 제2 게이트 절연막
162, 262: 게이트 전극
163, 263: 층간 절연막
170, 270: 소스 전극
180, 280: 드레인 전극
10: 기판
20: 트랜치
110, 210: 제1 영역
111, 211: 제1 도전형부
112, 212: 제2 도전형부
120, 220: 제2 영역
130, 230: 제3 영역
140, 240: 제4 영역
161: 게이트 절연막
261: 제1 게이트 절연막
264: 제2 게이트 절연막
162, 262: 게이트 전극
163, 263: 층간 절연막
170, 270: 소스 전극
180, 280: 드레인 전극
10: 기판
20: 트랜치
Claims (16)
- 제1 도전형부 및 제2 도전형부가 교번하여 배치된 제1 영역;
상기 제2 도전형부의 상부 및 상기 제1 도전형부의 상부 중 일부에 배치된 제2 도전형의 제2 영역;
상기 제1 도전형부 및 상기 제2 도전형부의 상부에 배치된 게이트 절연막; 및
상기 게이트 절연막의 상부에 배치된 게이트 전극;을 포함하며,
상기 제2 영역은 상기 제2 도전형부보다 불순물 농도가 높고,
상기 제2 영역이 상기 제2 도전형부로부터 상기 제1 도전형부로 연장되어 배치된 길이를 a라 하면, 상기 a는 2.3μm 이하인 반도체 소자.
- 삭제
- 제1항에 있어서,
상기 제2 영역의 상부 내측에 배치된 제1 도전형의 제3 영역; 및
상기 제2 영역의 상부 중 일부는 상기 제2 영역보다 불순물 농도가 더 높은 제2 도전형의 제4 영역;을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형부의 하면은 상기 제1 도전형부와 접하도록 형성된 반도체 소자.
- 제1항에 있어서,
상기 게이트 전극의 상부 및 측면을 둘러싸도록 배치된 층간 절연막;을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 게이트 절연막에서 상기 제1 도전형부의 상부에 배치된 영역은 상기 제2 도전형부의 상부에 배치된 영역보다 두꺼운 두께를 갖는 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형부는 에피텍셜층인 반도체 소자.
- 제1 도전형의 기판을 준비하는 단계;
상기 기판에 제1 도전형부 및 트랜치를 형성하는 단계;
상기 트랜치에 제2 도전형의 제2 도전형부를 형성하는 단계;
상기 제1 도전형부 및 상기 제2 도전형부의 상부에 게이트 절연막 및 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 단계;및
상기 게이트 전극을 마스크로 이용하여, 상기 제2 도전형부의 상부 및 상기 제1 도전형부의 상부 중 일부에 제2 도전형의 제2 영역을 형성하는 단계;를 포함하며,
상기 제2 영역은 상기 제2 도전형부보다 불순물 농도가 더 높고,
상기 제2 영역이 상기 제2 도전형부로부터 상기 제1 도전형부로 연장되어 배치된 길이를 a라 하면, 상기 a는 2.3μm 이하인 반도체 소자의 제조방법.
- 삭제
- 제8항에 있어서,
상기 제2 영역의 상부 내측에 제1 도전형의 불순물을 주입하여 제3 영역을 형성하는 단계; 및
상기 제2 영역의 상부 중 일부에 제2 도전형의 불순물을 주입하여 제4 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제10항에 있어서,
상기 제4 영역은 상기 제2 영역보다 불순물 농도가 더 높은 반도체 소자의 제조방법.
- 제8항에 있어서,
상기 트랜치의 하면은 상기 제1 도전형부와 접하도록 형성된 반도체 소자의 제조방법.
- 제8항에 있어서,
상기 제2 도전형부는 에피텍셜 공정으로 형성되는 반도체 소자의 제조방법.
- 제8항에 있어서,
상기 게이트 전극의 상부 및 측면을 둘러싸도록 층간 절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제8항에 있어서,
상기 게이트 절연막에서 상기 제1 도전형부의 상부에 배치된 영역은 상기 제2 도전형부의 상부에 배치된 영역보다 두꺼운 두께를 갖는 반도체 소자의 제조방법.
- 제8항에 있어서,
상기 게이트 절연막은 제1 게이트 절연막 및 상기 제1 게이트 절연막의 상부에 형성된 제2 게이트 절연막을 포함하는 반도체 소자의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150050109 | 2015-04-09 | ||
| KR20150050109 | 2015-04-09 |
Publications (2)
| Publication Number | Publication Date |
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