KR101099907B1 - 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로 - Google Patents

금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로 Download PDF

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Abstract

MOS 장치는 제 1 도전형의 반도체 층, 반도체 층에 형성된 제 2 도전형의 소스 영역, 반도체 층에 형성된 제 2 도전형이며 소스 영역으로부터 이격된 드레인 영역을 포함한다. 게이트는 반도체 층의 상부면에 근접하도록 형성되며, 적어도 부분적으로 소스 영역과 드레인 영역 사이에 있다. MOS 장치는, 드레인 영역의 적어도 일부분 아래에 형성되며 드레인 영역으로부터 게이트의 적어도 일부분 아래로 수평으로 연장되어 게이트 영역과 드레인 영역 사이의 반도체 층에 형성된 제 2 도전형의 매립 LDD 영역을 더 포함하고, 이 매립 LDD 영역은 드레인 영역으로부터 수평으로 이격되고, 제 1 도전형의 제 2 LDD 영역은 매립 LDD 영역에, 반도체 층의 상부면에 근접하도록 형성된다. 제 2 LDD 영역은 이 게이트와 자기 정렬(self-aligned)되고, 게이트가 이 제 2 LDD 영역에 대하여 오버랩되지 않도록 게이트로부터 수평으로 이격된다.

Description

금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로{METAL-OXIDE-SEMICONDUCTOR DEVICE INCLUDING A BURIED LIGHTLY-DOPED DRAIN REGION}
도 1은 본 발명의 기법이 구현될 수 있는 LDMOS 장치의 적어도 일부분을 도시하는 단면도,
도 2는 본 발명의 실시예에 따라 형성되는 예시적인 LDMOS 장치의 적어도 일부분을 도시하는 단면도,
도 3 내지 도 5는 도 2에 도시된 예시적인 LDMOS 장치를 형성시에 사용될 수 있는 예시적인 반도체 제조 공정의 단계를 보여주는 단면도,
도 6은 본 발명의 다른 실시예에 따라서 형성되는 예시적인 LDMOS 장치의 적어도 일부분을 도시하는 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 웨이퍼 102 : 기판
106 : 소스 영역 108 : 드레인 영역
110 : 게이트 112 : 채널 영역
114 : 제 1 LDD 영역 116 : 제 2 LDD 영역
본 발명은 반도체 장치에 관한 것으로, 특히 개선된 고주파 성능을 제공하기 위해 구성된 저도핑 드레인(LDD)영역을 가진 금속 산화물 반도체(MOS)장치에 관한 것이다.
수평 확산 금속 산화물 반도체(LDMOS)를 포함한 전력 MOS 장치는 무선 통신 시스템에서 예를 들어, 전력 증폭기와 같은 각종 응용에 사용된다. 전형적으로 LDD 영역을 포함하는 종래의 LDMOS 장치에서, LDD 영역은 종종 장치의 실리콘과 산화물 사이의 상부면 인터페이스에 혹은 근처에 형성된다. 그러나, 실리콘/산화물 인터페이스에 비교적 근접하게 LDD 영역을 위치시키게 되면 이온화 캐리어가 인터페이스에 트랩될 가능성을 상당히 증가시키므로, 장치에서 원하지 않는 핫 캐리어 감소(HCD: hot carrier degradation)를 일으킨다.
MOS 장치에서 HCD는 일반적으로 가열 및, 장치의 게이트 산화물로 캐리어를 주입시킨 결과이므로, 장치의 게이트 근처 및 하부에 산화물 전하 및 인터페이스 상태를 국부화되고 비일정하게 구축시킨다. 이 현상은 임계 전압, 트랜스컨덕턴스, 드레인 전류 등을 포함하는 MOS 장치의 소정 특성에 변화를 일으킬 수 있으므로, 따라서, 장치의 동작 및 신뢰도에 바람직하지 않은 영향을 주게 된다. HCD는 MOS 장치의 인터페이스에서 내부 전기장 분포에 강한 작용을 하는 것으로 잘 알려 져 있다.
예를 들면, 전력 애플리케이션 및 무선 주파수(RF) 범위(예를 들면, 1 GHz)이상에서와 같이 고주파 동작이 바람직한 애플리케이션과 같은 다수의 애플리케이션에서, MOS 장치와 관련된 온저항(on-resistance)(RON)을 최소화하는 것이 바람직하다. LDMOS 장치에서, 온저항은 LDD 영역의 특성에 의해 주로 좌우되므로, 온저항을 감소시키기 위한 기지의 일 방법은 LDD 영역의 도핑 농도를 증가시키는 것이다. 그러나, LDD 영역은 전형적으로 장치의 실리콘/산화물 인터페이스에 형성되므로, LDD 영역의 도핑 농도를 증가시키면 장치에서 바람직하지 않게도 HCD를 증가시키게 된다.
MOS 장치의 온저항을 감소시키는 또다른 방법은 LDD 영역의 접합 깊이를 증가시키는 것이다. 그러나, 장치의 게이트-드레인 정전 용량(Cgd)은 일반적으로 LDD 영역의 접합 깊이에 비례하므로, LDD 영역의 깊이가 증가함에 따라 게이트-드레인 정전 용량도 증가하게 되고, 이로써, 바람직하지 않게도 장치의 고주파 성능에 영향을 주게 된다. 따라서, MOS 장치의 고주파 성능을 개선시키려는 종래의 시도는 장치에서 온저항, HCD 및 게이트-드레인 정전 용량간에 트레이드오프(trade-off)를 최적화하는 데 주로 중점을 뒀다.
장치에서 HCD 및/또는 게이트-드레인 정전 용량을 많이 증가시키지 않고서도 LDMOS 장치의 온저항을 감소시키기 위한 종래 방법론은 지금까지 실패하였다. 따라서, HCD를 많이 증가시키지 않거나 혹은, 장치의 고주파 성능에 강한 영향을 주 지 않으면서 개선된 온저항 특성을 보여주는 MOS 장치를 형성하는 것이 바람직하다.
본 발명의 목적은 장치에서 HCD 및/또는 게이트-드레인 정전 용량을 많이 증가시키지 않으면서 MOS 장치의 온저항을 감소시키므로써 장치의 고주파 성능 및 신뢰도를 개선시키는 기법을 제공하는 데 있다. 또한, 본 발명의 기법은 종래의 CMOS와 호환 가능한 공정 기술을 사용하여 예를 들면, 집적 회로(IC) 장치, LDMOS 장치를 제조하는 데 사용될 수 있다. 결과적으로, IC 장치를 제조하는 비용은 많이 증가되지 않는다.
본 발명의 일 측면에 따라서, MOS 장치는 제 1 도전형의 반도체 층, 반도체 층에 형성된 제 2 도전형의 소스 영역, 반도체 층에 형성되며 소스 영역으로부터 이격된 제 2 도전형의 드레인 영역을 포함하여 형성된다. 게이트는 적어도 일부분이 소스 영역과 드레인 영역 사이에 있으며 반도체 층의 상부면에 근접하도록 형성된다. MOS 장치는, 드레인 영역의 적어도 일부분 아래에 형성되며 드레인 영역으로부터 게이트의 적어도 일부분 아래로 수평으로 연장되어 게이트 영역과 드레인 영역 사이의 반도체 층에 형성된 제 2 도전형의 매립 LDD 영역과, 반도체 층의 상부면에 근접하도록 매립 LDD 영역에 형성되는 제 1 도전형의 제 2 LDD 영역을 더 포함한다. 제 2 LDD 영역은 게이트와 자기 정렬(self-aligned)되며, 게이트와 오버랩되지 않도록 게이트로부터 수평으로 이격된다. 이런 방식으로, LDMOS 장치는 개선된 고주파 성능을 보여주며, 또한, 사실상 CMOS 공정 기술과 호환 가능하다.
본 발명의 상기 및 다른 특징과 이점들은 첨부된 도면을 참조하여 예시된 다음의 실시예의 상세한 설명으로부터 명백해질 것이다.
이제, 개별 RF LDMOS 트랜지스터뿐만 아니라 다른 장치 및/또는 회로를 형성하기에 적합한 예시된 CMOS 집적 회로 제조 기술과 관련하여 본 발명을 설명할 것이다. 그러나, 본 발명은 이 장치 또는 임의 특정 장치 또는 회로의 제조로 제한되지 않는다는 점에 주목해야 한다. 오히려, 본 발명은 장치에서 HCD 효과 및/또는 게이트-드레인 정전 용량을 많이 증가시키지 않으면서 MOS 장치로 하여금 개선된 고주파 성능을 유리하게도 제공할 수 있도록 하는 신규의 매립 LDD 영역을 포함한 MOS 장치에 보다 일반적으로 적용될 수 있다. 또한, 이 장치는 CMOS 공정 기술과 충분히 호환 가능하다.
본 발명의 구현이 본 명세서에서 LDMOS 장치를 특정 참조하여 기술되었지만, 당업자라면 본 발명의 기법이 유사하게 다른 장치에도 적용될 수 있으며, 변형된 또는 변경없는 종형확산 MOS(DMOS) 장치, 확장 드레인 MOS 장치등으로 제한되지 않는다는 것을 알 수 있을 것이다. 또한, 본 발명이 본 명세서에서 p채널 MOS 장치와 관련하여 기술되었지만, 당업자라면 n채널 MOS 장치는 p채널 실시예에서와 반대 극성으로 간단히 대체시키므로써 형성될 수 있으며, 본 발명의 기법 및 이점들은 다른 실시예에도 유사하게 적용된다는 것을 알 수 있을 것이다.
첨부 도면에 도시된 다양한 층 및/또는 영역을 치수화하여 도시하지 않을 수 있다는 점에 주목한다. 또한, 이러한 집적 회로 구조에 통상적으로 사용되는 유형의 반도체 층은 설명을 용이하게 하기 위하여 주어진 도면에서 생략될 수 있다.
도 1은 본 발명의 기법을 구현하기 위해 변형될 수 있는 반도체 웨이퍼(100)의 적어도 일부분의 단면을 도시한다. 웨이퍼(100)는 기판(102)상에 형성된 LDMOS를 포함한다. LDMOS 장치는 웨이퍼(100)의 에피텍셜층(104)에 형성되는 소스 영역(106) 및 드레인 영역(108)을 포함한다. LDMOS 장치는 장치의 채널 영역(112) 위에 형성되는 게이트(110)를 더 포함한다. 채널 영역(112)은 적어도 일부분이 소스 영역과 드레인 영역 사이에 있도록 형성된다. n형 드리프트 영역은 일반적으로 채널 영역(112)과 드레인 영역(108) 사이에 형성된 제 1 LDD 영역(114)과 제 2 LDD 영역(116)을 포함할 수 있는 LDMOS 장치의 에피텍셜층(104)에 형성된다. LDMOS 장치의 소스 영역(106)이 소스 영역(106)에 인접한 에피텍셜층(104)에 형성되어 채널 영역(112)과 반대로 수평 연장된 인핸스먼트 영역(118)를 포함할 수 있다. 산화물층(124)은 일반적으로 웨이퍼(100)의 상부면상에 형성되어, 장치의 소스, 드레인 및 게이트 영역을 전기절연시킬 뿐만 아니라 이 장치를 보호한다.
또한, LDMOS 장치는 산화물층(124)을 통과해 형성될 수 있으며, 드레인 영역(108) 및 소스 영역(106)에 각각 전기 접속시킬 수 있는 드레인 접점(120) 및 소스 접점(122)을 포함한다. 소스 영역(106)에 대한 전기 접점은 소스 영역(106)과 기판(102) 사이에 (예를 들면, 평방당 약 1옴 보다 작은) 저저항 전기 경로를 제공하는 에피텍셜층(104)를 통과하여 형성된 하나 또는 그 이상의 트렌치 싱커(trench sinkers)(128)를 경유하여 기판(102)의 하부로부터 만들어 질 수 있다. 또한, 게 이트(110)에 전기 접속을 제공하기 위한 (도시되지 않은) 게이트 접점이 포함된다.
적어도 부분적으로 게이트(110)의 코너 부근에서의 비교적 높은 전기장 세기 와 게이트가 실리콘 상부면과 산화물층(124) 사이의 인터페이스에 비교적 근접함으로 인하여, HCD는 종종 게이트(110)의 에지에 바로 근접한 제 1 LDD 영역(114) 부근의 실리콘/산화물 인터페이스에서(즉, 영역(1) 부근) 발생된다. LDMOS 장치의 영역(1)에서 HCD를 감소시키기 위하여, 본 명세서에서 더미 게이트(a dummy gate)로서 지칭되는 차폐 구조(shielding structure)(130)가 게이트(110)와 드레인 영역(108) 사이에서 게이트(110)에 근접하게 형성될 수 있다. 더미 게이트(130)는 웨이퍼(100)의 상부면에 비교적 근접하게(예를 들면, 100 나노미터(nm)) 형성된다. 도시되지는 않았지만, 더미 게이트(130)가 사용되는 경우에 소스 영역(106)에 전기 접속된다(예를 들면, 고정된다).
더미 게이트(130)를 사용하여 장치의 영역(1) 부근의 실리콘/산화물 인터페이스에서 HCD를 감소시킬 수 있는 반면에, HCD는 더미 게이트(130)의 에지에 바로 근접한 제 2 LDD 영역(116) 부근의 실리콘/산화물 인터페이스에서(즉, 영역(2)에서) 사실상 증가될 것이다. HCD는 적어도 제 2 LDD 영역(116)의 도핑농도를 낮추므로써 영역(2)에서 감소될 수 있다. 그러나, 이것은 바람직하지 않게도 장치와 관련된 온저항을 증가시킨다. 따라서, 도 1의 LDMOS 구성을 사용시에, 장치에서 온저항과 HCD 사이에 트레이드오프가 있게 된다.
도 2는 본 발명의 기법이 구현될 수 있는 반도체 웨이퍼(200)의 적어도 일부분을 도시하는 단면도이다. 전술한 바와 같이, 도면에 도시된 다양한 층 및/또는 영역은 치수화되지 않을 수 있으며, 소정 반도체 층은 설명을 용이하게 하기 위하여 생략될 수도 있다. 웨이퍼(200)는 반도체 기판(202)상에 형성된 예시적인 LDMOS를 포함한다. 기판(202)은 게르마늄(Ge), 갈륨 비소(GaAs) 등과 같은 다른 재질(이로 제한되지는 않음)이 사용될 수 있지만, 통상적으로 단일 결정 실리콘으로 형성된다. 또한, 기판(202)은 재질의 도전성(예를 들면, n형 또는 p형)을 변경시키기 위해 확산 또는 주입 단계와 같은 단계에 의해 불순물 또는 도펀트를 추가하므로써 변형될 수 있다. 본 발명의 바람직한 실시예에서, 기판(202)은 p형 도전성을 가지므로, p기판으로서 지칭될 수 있다.
용어 "반도체 층"은 본 명세서에서 상부 및/또는 내에 다른 재질이 형성될 수 있는 반도체 재질을 지칭하는 데 사용될 수 있다. 반도체 층은 예를 들면, 기판과 같은 단일층으로 포함하거나, 혹은 예를 들면, 기판(202) 및 에피텍셜층(204)과 같은 다중층을 포함할 수 있다. 반도체 웨이퍼(200)는 에피텍셜층(204)을 가진 또는 없는 기판(202)을 포함하고, 바람직하게는 기판상에 형성되는 하나 또는 그 이상의 다른 반도체 층을 포함한다. 실리콘은 전형적으로 웨이퍼를 포함한 반도체 재질로 사용되므로, 용어 "웨이퍼"는 종종 용어 "실리콘 바디"와 호환성있게 사용된다. 본 발명이 반도체 웨이퍼의 일부분을 사용하여 도시되었지만, 용어 "웨이퍼"는 멀티 다이 웨이퍼, 단일 다이 웨이퍼 또는, 상부 또는 내의 회로 소자가 형성된 반도체재질의 다른 배치를 포함할 수 있다.
예시적인 LDMOS 장치는 주입 또는 확산 공정에 의해 웨이퍼(200)의 에피텍셜층(204)에 형성된 소스 영역(206)과 드레인 영역(208)을 포함한다. 소스 및 드레 인 영역은 알려진 농도 레벨의 불순물(예를 들면, 보론, 인 등)로써 임플란트 공정에 의해 바람직하게 도핑되어 재질의 도전성을 원하는 대로 선택적으로 변경시킨다. 바람직하게, 소스 및 드레인 영역(206, 28)은 기판(202)의 도전형과 반대인 관련 도전형을 가지므로써, 기판에 능동 영역이 형성된다. 본 발명의 바람직한 실시예에서, 소스 및 드레인 영역(207, 208)은 n형 도전성을 가진다. 소스 영역(206)과 기판(202) 사이의 (예를 들면, 약 평당 1 옴보다 작은) 저저항 전기 경로는 웨이퍼(200)의 에피텍셜층(204)을 통과하여 하나 또는 그 이상의 트렌치 싱커(228)를 형성하므로써 제공될 수 있다. 당업자들이 잘 아는 바와 같이, 트렌치 싱커(228)는 예를 들면, (예를 들어, 포토리소그래픽 패턴화 및 에칭에 의해) 에피텍셜층(204)에 개구부를 형성하여 기판(202)을 노출시키고, 이 개구부를 전기도전 재질로 채우는 것과 같은 종래의 방식으로 형성될 수 있다. 본 발명의 바람직한 실시예에서, 트렌치 싱커(228)는 p형 도전성을 가진다.
간단한 MOS 장치의 경우에, MOS 장치는 사실상 대칭적이고 양방향성이므로, MOS 장치에서 소스 및 드레인 지명의 배정은 본래 임의적이라는 데에 주목한다. 따라서, 소스 및 드레인 영역은 일반적으로 제 1 및 제 2 소스/드레인 영역으로 각각 지칭될 수 있고, 여기서, 이 문장에서 "소스/드레인"은 소스 영역 또는 드레인 영역을 의미한다. 일반적으로 양방향성이 아닌 LDMOS 장치에서, 이러한 소스 및 드레인 지명은 임의적으로 배정되지 않을 수 있다.
예시적인 LDMOS 장치는 종래의 주입 및 확산 공정과 같은 것에 의해 에피텍셜층(204)에 형성된 인핸스먼트 영역(an enhancement region)(218)을 포함할 수 있다. 인핸스먼트 영역(218)은 바람직하게는 소스 영역(206)에 인접하게 형성되며, 드레인 영역(208)과 반대 방향으로 수평으로 연장된다. MOS 장치의 소스 전극은 소스 영역(206)의 적어도 일부분과 증식 영역(218)의 적어도 일부분을 포함할 수 있다. 인핸스먼트 영역(218)은 바람직하게 알려진 농도 레벨의 불순물로써 종래의 주입단계와 같은 것에 의해 도핑되므로써, 원하는 대로 재질의 도전성을 선택적을 변경시킬 수 있다. 바람직하게, 인핸스먼트 영역(218)은 소스 영역(206)의 도전형과 반대인 관련된 도전형을 가진다. 본 발명의 바람직한 실시예에서, 인핸스먼트 영역(218)은 p형 도전성을 가진다.
제 1 LDD 영역(214)과 제 2 LDD 영역(216)을 포함할 수 있는 드리프트 영역 및 채널 영역(212)은 예시적인 LDMOS 장치의 상부면에 근접하며 실리콘 에피텍셜층(204)과 절연층(224)간의 인터페이스의 바로 밑에 형성되는 데, 바람직한 실시예에서 산화물(예를 들면, 실리콘디옥사이드(SiO2) 등)로 형성된다. 따라서, 이 인터페이스는 실리콘/산화물 인터페이스로서 지칭될 수 있다. 제 1 및 제 2 LDD 영역(214, 216)의 고유 구성은 본 발명의 중요한 양상이며 후에 상세히 기술할 것이다. 채널 영역(212)은 소스 영역(206)에 인접하게 적어도 부분적으로 아래에 형성되는 반면에, 드리프트 영역은 LDMOS 장치에서 채널 영역(212)과 드레인 영역(208) 사이에 수평으로 연장된다. 채널 영역(212)은 예시적인 장치에서 기판과 동일한 도전형인 바람직한 p형을 가진 재질로 형성되므로 p채널로서 지칭될 수 있다.
예시적인 LDMOS 장치는 적어도 채널 영역(212) 부분 위쪽에 웨이퍼(200)의 실리콘/산화물 인터페이스에 근접하게 형성된 게이트(210)를 더 포함한다. 게이트는 예를 들면, 폴리실리콘 재질로 형성될 수 있지만, 다른 적당한 재질(예를 들면, 금속등)도 유사하게 사용될 수 있다. 본 명세서에서 더미 게이트로 지칭될 수 있는 차폐 전극(230)이 예시적인 LDMOS에서 게이트(210)와 드레인 영역(208) 사이에 형성될 수 있다. 더미 게이트(230)는 게이트(210)로부터 수평으로 이격되며, 바람직하게는 게이트에 대해 사실상 오버랩되지 않는다. 도시되진 않았지만 예시적인 LDMOS 장치에서 더미 게이트(230)가 사용될 때는 더미 게이트와 소스 영역 사이의 도전층(예를 들면, 알루미늄등)을 형성하므로써 소스 영역(206)에 바람직하게 전기 접속된다(스트랩된다). 더미 게이트(230)는 전술한 바와 같이 영역(1) 부근에 실리콘/산화물 인터페이스에 근접한 HCD를 유리하도록 감소시킨다. 본 발명과 함께 사용하기에 적당한 더미 게이트는 본 명세서에 참조되어 병합된, 2003년 7월 15일에 출원되고 대리인 번호 Xie 3-4가 배정된 미국 특허 제 10/623,983호인 "금속 산화물 반도체 장치에 사용하기 위한 차폐 구조(Shielding Structure for Use in a Metal-Oxide-Semiconductor Device)"라는 명칭의 특허에서 알 수 있을 것이다.
본 발명의 바람직한 실시예에서, 더미 게이트(230)는 동일한 공정 단계에서 게이트(210)와 동시에 형성된다. 이런 방식으로, 더미 게이트(230)는 바람직하게 게이트(210)에 자기 정렬된다. 게이트(210) 및, 더미 게이트(230) 하부에 있는 종종 게이트 산화물로서 지칭되는 절연 재질(예를 들면, 실리콘 디옥사이드)의 두께는 사실상 동일할 수 있다. 따라서, 게이트(210)처럼 더미 게이트(230)는 바람직하게 웨이퍼(200)의 실리콘/산화물 인터페이스에 비교적 근접하게(예를 들면, 200nm) 형성된다. 또한, 게이트(210)에 대해 더미 게이트(230)의 크기 및 형태는 사실상 동일할 수 있다. 그러나, 더미 게이트(230)는 도시된 정확한 크기 또는 형태로 제한되지 않으며, 당업자라면 사실상 임의 구성 및/또는 형태로 형성될 수 있다는 것을 알 수 있을 것이다.
당업자들이 잘 아는 바와 같이, 소스 접점(222)와 드레인 접점(220)은 예를 들면, (예를 들어, 포토리소그래픽 패턴화 및 에칭에 의해) 절연층(224)의 상부면에 개구부를 형성하므로써 소스 영역(206)과 드레인 영역(208)을 각각 노출시키고 전기 도전재질(예를 들면, 알루미늄, 금 등)로써 개구부를 채우므로써 절연층(224)의 상부면상에 형성될 수 있다. 또한, 전술한 바와 같이, 트렌치 싱커(228)가 소스 영역(206)과 기판(202) 사이에 비교적 저저항 전기 경로를 제공하므로, 소스 영역에 대한 연결은 기판의 하부면을 통과하여 만들어 질 수 있다. 또한, (도시되지 않은) 게이트 접점은 게이트(210)에 대한 전기 접속을 제공하기 위해 절연층(224)의 상부면에 또는 다른 위치에 형성될 수 있다.
본 발명의 바람직한 실시예에 따라서, 기판에 비하여 제 1 LDD 영역의 상대 도핑농도가 전형적으로 낮음에도 불구하고, 예시적인 LDMOS 장치에서 제 1 LDD 영역(214)은 기판과 동일한 도전형인 바람직하게는 p형을 가진 재질로 형성된다. 제 2 LDD 영역은 소스 및 드레인 영역에 비하여 상대 도핑 농도가 전형적으로 보다 낮으므로, 소스 및 드레인 영역의 도전형과 동일하며 제 1 LDD 영역(214)의 도전형과 반대인 바람직하게는 n형인 도전형을 가진 재질로 형성될 수 있다. 도 1에 도시된 바와 같이, 제 2 LDD 영역(116)은 통상적으로 제 1 LDD 영역(114)과 드레인 영역 (108) 사이에 LDMOS 장치의 실리콘/산화물 인터페이스에 근접하게 형성된다. 전술한 바와 같이, 영역(1) 부근의 실리콘/산화물 인터페이스에 근접한 HCD를 감소시키면서 더미 게이트를 사용하면 영역(2) 부근에서 실리콘/산화물 인터페이스에 근접한 HCD를 사실상 증가시킨다.
도 2에 도시된 바와 같이, 본 발명의 중요한 양상은 제 2 LDD 영역(216)이 매립 LDD층을 포함한다는 것이다. 제 2 LDD 영역(216)은 예를 들면, 주입 또는 확산 공정을 사용하여 에피텍셜층(204)에 형성될 수 있다. 제 2 LDD 영역(216)은 바람직하게, 드레인 영역(208)의 적어도 일부분 아래에 형성되고 게이트(210)의 적어도 일부분 아래에서 수평으로 연장된다. 제 1 LDD 영역(214)은 예를 들면, 임플란트 공정을 사용하여 실리콘/산화물 인터페이스에 근접한 제 2 LDD 영역내에 형성된다. 그러나, 제 1 LDD 영역(214)은 드레인 영역(208)으로부터 이격되어 제 2 LDD 영역(216)에 형성될 수 있다. 또한, 제 1 LDD 영역(214)은 바람직하게 더미 게이트(230)의 적어도 일부분의 아래에 형성되고 드레인 영역(208)을 향해 수평으로 연장된다.
제 1 LDD 영역(214)은 사실상 제 2 LDD 영역(216)에 비하여 보다 얕게 형성된다. 예를 들면, 바람직한 실시예에서, 0.25 미크론 CMOS 제조 공정 동안에 에피텍셜층(204)에서 제 2 LDD 영역(216)의 깊이는 약 0.5 미크론 내지 약 2.0 미크론의 범위이며, 제 1 LDD 영역(214)의 깊이는 약 0.05 미크론 내지 약 0.25 미크론의 범위이다.
도 2에 도시된 신규의 LDD 배치를 사용하면, 더미 게이트(230)는 도 1에 도시된 LDMOS 장치에 비하여 게이트(210)에 비교적 보다 근접하게 위치될 수 있으므로, 장치에서 영역(1) 부근의 HCD를 사실상 제거시킨다. 영역(2) 부근의 더미 게이트(230)의 코너에서 주로 발생되는 비교적 높은 충돌 이온화는 사실상 p형 제 1 LDD 영역(214)에 의해 둘러싸이므로, 드레인 전류 경로 부분이 아니며 매립된 n형 제 2 LDD 영역(216)에 영향을 주지 않는다. 웨이퍼(100)의 실리콘/산화물 인터페이스에 인접한 p형 제 1 LDD 영역(214)의 존재는 실리콘/산화물 인터페이스로부터 직류가 흐르게 해준다. 결과적으로, 캐리어는 인터페이스에 인접한 산화물(224)에 트랩되지 않을 것이므로, 영역(2)에서 HCD를 상당히 감소시킨다. 따라서, 전형적인 LDMOS 장치에서 HCD 면역성이 상당히 개선된다. 또한, 매립된 n형 제 2 LDD 영역(216)내 p형 제 1 LDD 영역(214)의 구성은 주로 접합 전계효과 트랜지스터(JFET) 효과로 인한 드레인 바이어스를 증가시키므로써 제 2 LDD 영역을 공핍시키게 되고, 이로써, 장치의 항복 전압을 많이 감소시키지 않으면서 제 2 LDD 영역(216)에서의 도핑 농도를 증가시킨다. 전술한 바와 같이, 도핑 농도를 증가시키면 장치와 관련된 온저항이 감소된다.
전술한 바와 같이, 기술한 방식으로 제 1 LDD 영역(214)을 형성하면 게이트(210)에 비교적 근접한 곳에 더미 게이트(230)를 배치시킬 수 있게 된다. 더미 게이트(230) 및 게이트(210)는 바람직하게 동일한 공정 단계로 형성되므로, 제 1 LDD 영역(214)이 게이트(210)에 자기 정렬되게 한다. 이것은 제 1 LDD 영역(214)과 게이트(210)간의 거리를 정확히 제어할 수 있게 되는 이점이 있으므로, 제 2 LDD 영역(216)과 채널 영역(212) 사이에 적절한 도전 경로를 형성할 수 있게 한다. 게이트의 길이에도 불구하고 더미 게이트(230)의 존재로 인하여 제 1 LDD 영역(214)은 소스 영역에 근접한 에지에서 게이트(210)에 자기 정렬되고, 게이트로부터 수평으로 이격될 것이므로, 게이트는 제 1 LDD 영역에 대해 오버랩되지 않는다. 동일한 공정 단계에서 게이트(210)와 더미 게이트(230)는 반도체 제조 공정을 단순화시키고, 이로써 MOS 장치를 제조하는 전체 비용을 감소시킨다. 또한, 더미 게이트가 실리콘/산화물 인터페이스에 근접하게 형성될 수 있으므로, 매립 LDD 영역(216)은 (종래의 MOS 장치에 비하여) 증가된 드레이 바이어스와 함께 보다 쉽게 공핍되므로써, 게이트-드레인 정전 용량을 사실상 감소시킨다. 따라서, 본 발명의 기법에 따라 MOS 장치를 형성하므로써, 온저항, HCD 및 게이트-드레인 정전 용량을 동시에 감소시킬 수 있게 된다.
더미 게이트가 제 1 LDD 영역(214)을 게이트(210)와 자기 정렬시키기 위하여 동일한 공정 단계로 형성되어야 함에도 불구하고, 더미 게이트(230)의 적어도 일부분은 제 1 LDD 영역을 형성한 후에 에칭 공정과 같은 것을 사용하므로써 제거될 수 있다. 후속하여, 더미 게이트가 게이트(210)와 드레인 영역(208) 사이에 동일하거나 혹은 다른 구성으로 재형성될 수 있다. 개별 공정 단계로 더미 게이트(230)를 형성하므로써, 더미 게이트 바로 아래의 게이트 산화물(224) 뿐만 아니라 더미 게이트의 다른 특징(예를 들면, 형태)을 독립적으로 원하는 대로 조정할 수 있다. 본 발명의 바람직한 실시예에서, 예를 들면, 더미 게이트(230) 바로 아래의 게이트 산화물(224)은 에칭 공정과 같은 것을 사용함으로써 게이트(210) 아래의 게이트 산화물(224)에 비하여 얇게 될 수 있다. 이러한 방식으로, 더미 게이트는 게이트와 제 1 LDD 영역(214)을 자기 정렬시키기 위한 구조물로서 게이트(210)를 형성하는 동안에 사용될 수 있으며, 후속하여 더미 게이트(230)의 소정 특성(예를 들면, 게이트 산화물 두께, 형태등)을 독립적으로 제어하도록 적어도 부분적으로 제거 및 재형성된다.
도 3 내지 도 5는 본 발명의 일 실시예에 따라서 도 2에 도시된 전형적인 LDMOS 장치를 형성하는 데 사용될 수 있는 예시된 방법론의 단계를 도시한다. 예시된 방법론은 종래의 CMOS 호환 가능 반도체 제조공정 기술과 관련하여 기술될 것이다. 본 발명은 장치를 제조하기 위한 상기 또는 임의 특정 방법론으로 제한되지 않는다는 점에 주목한다. 전술한 바와 같이, 도면에 도시된 각종 층 및/또는 영역은 치수화되지 않을 수 있고, 소정 반도체 층은 설명을 용이하게 하기 위해 생략될 수 있다.
도 3은 전형적인 반도체 웨이퍼(300)의 적어도 일부분을 도시하는 단면도이다. 웨이퍼(300)는 기판과, 기판상에 형성된 에피텍셜층(304)을 포함한다. 기판(302)은 바람직하게 높은 도전성을 가진 P+형 기판이지만, 이 대신에 N+형 기판이 사용될 수도 있다. 당업자들이 잘 아는 바와 같이, P+ 기판은 확산 또는 주입 단계와 같은 단계에 의해 기판 재질에 원하는 농도(예를 약 5×1018 내지 약 5×1019 원자)의 P형 불순물 또는 도펀트(예를 들면, 인)를 추가함으로써 형성될 수 있으므로, 재질의 도전성을 원하는 대로 변경시킬 수 있다. 그후, 에피텍셜층(304)은 웨이퍼의 전체 표면 위에 성장한다. 또한, 에피텍셜층(304)은 p형 불순물을 추가하므로써 변형될 수 있다. 결과적인 트랜지스터 구조물의 항복 전압은 적어도 부분적으로는, 에피텍셜층(304)의 두께 및 불순물 농도에 의해 결정된다.
매립 LDD층(306)은 예를 들면, 확산 또는 주입 단계와 같은 단계를 사용하므로써 에피텍셜층(304)에 형성된다. 매립 LDD층(306)의 형성 동안에, 알려진 농도 레벨의 n형 불순물(310)(예를 들면, 비소 또는 인)이 바람직하게 사용되고, 따라서, 매립 LDD층은 N-LDD층으로 지칭될 수 있다. 전술한 바와 같이, 매립 LDD 층(306)의 깊이는 약 0.2 미크론 내지 약 2.0 미크론의 범위에 있다. 매립 LDD층(306)은 결과적인 LDMOS 장치에서 드리프트 영역의 적어도 일부분을 형성할 것이다.
에피텍셜층(304)에서 매립 LDD층(306)이 형성된 후에, 얇은 산화물층(308)이 에피텍셜층상에 형성된다. 얇은 산화물층(308)은 원하는 두께(예를 들면, 약 300-400 옹스트롬)로 웨이퍼(300)의 상부면상에 성장 또는 침적되는, 예를 들면, 실리콘 디옥사이드와 같은 절연물질을 포함할 수 있다. 통상적으로, 이 산화물층(308)에서 캐리어들이 HCD의 결과로서 트랩될 수도 있다.
도 4를 참조하면, p보디 영역(320)이 예를 들어, 깊은 확산 또는 주입 단계를 사용하므로써 에피텍셜층(304)에 형성된다. 확산 단계 동안에, 사전결정된 농도 레벨의 p형 불순물(예를 들면, 붕소)이 바람직하게 사용된다. 게이트(316) 및 더미 게이트(318)가 LDMOS 장치에서 산화물층(308)의 상부면상에 형성된다. 게이트(316)는 예를 들어, 화학기상증착(CVD)기법을 사용하여 얇은 산화물층(308) 위에 형성된 다결정 실리콘(폴리실리콘)층으로부터 제조될 수 있다. 게이트(316) 아래의 얇은 산화물층(308)은 종종 게이트 산화물로서 지칭된다. 폴리실리콘층은 일반적으로 예를 들어, 종래의 포토리소픽 공정을 사용하여 패턴화된 후에, 에칭 단계(예를 들면, 건식 에칭)에 의해 게이트(316)를 형성하는 데, 이는 당업자들에게 잘 알려져 있다. 더미 게이트(318)는 게이트(316)의 형성과 유사한 방식으로 폴리실리콘재질로부터 제조될 수 있다. 바람직하게는, 더미 게이트(318)가 게이트(316)와 동시에 형성된다.
소스 영역(312)은 p보디 영역(320)에 형성되고, 드레인 영역(314)은 매립 LDD 영역(306)에 형성된다. 소스 및 드레인 영역(312, 314)은 예를 들면, 장치의 각 영역(320, 306)으로 알려진 농도 레벨의 n형 불순물(예를 들면, 비소 또는 인)을 확산시키거나 혹은 주입하므로써 형성될 수 있다. 소스 영역(312)은 바람직하게 적어도 부분적으로 소스 영역을 정의하기 위해 게이트(316)의 주변 말단을 사용하고, 따라서, 소스 영역(312)은 게이트(315)와 자기 정렬될 수 있다.
도 5는 매립 N-LDD 영역(306)에 제 2 LDD 영역(32)을 형성하는 단계를 도시한다. 제 2 LDD 영역(322)은 N-LDD 영역(306)으로 예를 들어, 알려진 농도의 p형 불순물(32)(예를 들면, 붕소)을 주입하므로써 형성될 수 있으며, 제 2 LDD 영역은 P-LDD 영역으로 지칭될 수도 있다. P-LDD 영역(322)은 바람직하게, 매립 LDD 영역(306)과 비교하여 상당히 얕은 깊이로 형성된다. 전술한 바와 같이, P-LDD 영 역(322)의 깊이는 바람직하게 약 0.05 미크론 내지 약 0.5 미크론의 범위에 있다.
도면에서 알 수 있는 바와 같이, P-LDD 영역(322)은 더미 게이트(318)와 드레인 영역(314) 사이에 형성된다. P-LDD 영역(322)을 형성시에, 포토레지스트층(324)은 바람직하게 종래의 포토리소그래픽 패턴화 및 에칭 공정을 사용함으로써 웨이퍼(300)의 상부면 상에 증착된다. 더미 게이트(318)에서 포토레지스트층(324)이 끝나므로써, 더미 게이트(318)와 드레인 영역(314) 사이의 산화물층(308)이 노출되고, p 주입 단계의 결과로 형성된 P-LDD 영역(322)은 더미 게이트(318)와 자기 정렬되며, 따라서 게이트(316)와 또한 자기 정렬될 것이다. 이것은 P-LDD 영역(322)과 게이트 간의 거리를 정확히 제어하는 데 바람직하므로, 매립 N-LDD층(306)과 LDMOS 장치의 채널 영역(도시되지 않음) 사이에 적절한 전기 도전 경로를 형성시킨다.
도 6은 본 발명의 다른 실시예에 따라서, 예시적인 LDMOS 장치가 형성되는 반도체 웨이퍼(600)의 적어도 일부분을 도시하는 단면도이다. 도 2에 도시된 실시예와 같이, 예시적인 LDMOS 장치는 바람직하게는 n형 도전성의 매립 LDD층(602)을 포함하여 형성된다. 산화물(예를 들면, 실리콘 디옥사이드)을 포함할 수 있는 절연층(616)이 웨이퍼(600)의 상부면 위에 형성된다. 예시적인 LDMOS 장치는 절연층(616)상에 형성되는 게이트(610), 더미 게이트(612) 및 정렬 구조물(614)를 더 포함한다. 게이트(610)는 바람직하게 p형 도전성인 보디 영역(618) 위에 사실상 형성된다. 더미 게이트(612)는 게이트(610)와 정렬 구조물(614) 사이에 형성되고, 정렬 구조물(614)은 바람직하게 더미 게이트(612)와 드레인 영역(606) 사이에 형성된다. 바람직한 실시예에서, 게이트(610), 더미 게이트(612) 및 정렬 구조물(614)은 동일한 공정 단계 동안에 사실상 동시에 형성된다.
바람직하게 n형 도전성인 소스 영역(608)은 주입 또는 확산 공정에 의해 보디영역(618)에 형성된다. 소스 영역은 게이트(210)의 에지와 자기 정렬된다. 이와 같이, 드레인 영역(606)은 주입 또는 확산 공정을 사용하므로써 매립 LDD층(602)에 형성된다. 드레인 영역(606)은 바람직하게 정렬 구조물(614)의 제 1 에지 와 자기 정렬된다. 바람직하게 p형 도전성인 제 2 LDD 영역(604)은 게이트(610)와 드레인 영역(606) 사이의 매립 LDD층(602)에 형성될 수 있다. 제 2 LDD 영역(604)은 바람직하게 정렬 구조물(614)의 제 2 에지와 자기 정렬되고 드레인 영역(606)과 자기 정렬되는 제 1 에지를 가지도록 형성된다. 이러한 방식으로 제 2 LDD 영역(604)을 형성하므로써, 제 2 LDD 영역(604)과 드레인 영역(606)간의 항복 전압은 사실상 정확히 제어될 수 있고, 따라서, LDMOS 장치에 개선된 신뢰도를 제공한다. 또한, 제 2 LDD 영역(604)의 제 2 에지는 더미 게이트(612)와 자기 정렬된 후에 게이트(610)와 자기 정렬되므로써, LDMOS 장치의 (도시되지 않은) 채널 영역과 매립 LDD층(602) 사이에 형성된 전기 도전 경로를 보다 정확하게 제어할 수 있게 된다.
첨부된 도면을 참조하여 본 발명의 예시적인 실시예를 설명하였지만, 당업자라면 본 발명이 이들 실시예로 제한되지 않으며 첨부된 특허청구의 범위를 벗어나지 않고서도 다른 각종 변경 및 변형을 행할 수 있음을 알 수 있을 것이다.
장치에서 HCD 및/또는 게이트-드레인 정전 용량을 많이 증가시키지 않으면서 MOS 장치의 온저항을 감소시키므로써 장치의 고주파 성능 및 신뢰도가 개선되고, IC장치를 제조하는 비용은 많이 증가되지 않는다. LDMOS 장치는 개선된 고주파 성능을 보여주며, CMOS 공정 기술과 호환 가능하다.

Claims (10)

  1. 금속 산화물 반도체(MOS) 장치로서,
    제 1 도전형의 반도체 층과,
    상기 반도체 층에 형성된 제 2 도전형의 소스 영역과,
    상기 반도체 층에 형성되며 상기 소스 영역으로부터 이격된 상기 제 2 도전형의 드레인 영역과,
    상기 반도체 층의 상부면에 근접하여 형성되며, 적어도 부분적으로 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 게이트와,
    상기 게이트 영역과 상기 드레인 영역 사이의 상기 반도체 층에 형성되는 상기 제 2 도전형의 매립 저도핑 드레인(LDD) 영역 -상기 매립 LDD 영역은 상기 드레인 영역의 적어도 일부분 아래에 형성되며 상기 드레인 영역으로부터 상기 게이트의 적어도 일부분 아래로 수평으로 연장됨- 과,
    상기 매립 LDD 영역 내에서 상기 반도체 층의 상기 상부면에 근접하게 형성되는 상기 제 1 도전형의 제 2 LDD 영역 -상기 제 2 LDD 영역은 동일 공정 단계에서 상기 게이트와 동시에 형성되는 제 1 정렬 구조물과 자기 정렬(self-aligned)되고, 상기 제 2 LDD 영역은 상기 게이트가 상기 제 2 LDD 영역에 대해 오버랩(overlap)되지 않도록 상기 게이트로부터 수평으로 이격됨- 을 포함하는
    금속 산화물 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 층의 상부면에 근접하고 적어도 부분적으로 상기 게이트 영역과 상기 드레인 영역 사이에 형성되는 차폐 구조물(a shielding structure)을 더 포함하되,
    상기 차폐 구조물은 상기 소스 영역에 전기적으로 접속되고, 상기 게이트로부터 수평으로 이격되어 상기 게이트에 대하여 오버랩되지 않는
    금속 산화물 반도체 장치.
  3. 제 2 항에 있어서,
    상기 차폐 구조물은 상기 게이트와 동시에 형성되는
    금속 산화물 반도체 장치.
  4. 제 2 항에 있어서,
    상기 게이트 아래의 제 1 절연층과 상기 차폐 구조물 아래의 제 2 절연층은 서로 상이한 두께로 형성되는
    금속 산화물 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 층의 상부면에 근접하여 형성되며, 적어도 부분적으로 상기 제 2 LDD 영역과 상기 드레인 영역 사이에 형성되는 제 2 정렬 구조물을 더 포함하되,
    상기 드레인 영역은 상기 제 2 정렬 구조물의 제 1 에지에 자기 정렬되고 상기 제 2 LDD 영역은 상기 정렬 구조물의 제 2 에지와 자기 정렬되어 상기 제 2 LDD 영역이 상기 드레인 영역과 자기 정렬되도록 하는
    금속 산화물 반도체 장치.
  6. 적어도 하나의 금속 산화물(MOS) 장치를 포함하는 집적 회로로서,
    상기 적어도 하나의 MOS 장치는,
    제 1 도전형의 반도체 층과,
    상기 반도체 층에 형성된 제 2 도전형의 소스 영역과,
    상기 반도체 층에 형성되며 상기 소스 영역으로부터 이격된 상기 제 2 도전형의 드레인 영역과,
    상기 반도체 층의 상부면에 근접하여 형성되며, 적어도 부분적으로 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 게이트와,
    상기 게이트 영역과 상기 드레인 영역 사이의 상기 반도체 층에 형성되는 상기 제 2 도전형의 매립 저도핑 드레인(LDD) 영역 -상기 매립 LDD 영역은 상기 드레인 영역의 적어도 일부분 아래에 형성되며 상기 드레인 영역으로부터 상기 게이트의 적어도 일부분 아래로 수평으로 연장됨- 과,
    상기 매립 LDD 영역 내에서 상기 반도체 층의 상기 상부면에 근접하게 형성되는 상기 제 1 도전형의 제 2 LDD 영역 -상기 제 2 LDD 영역은 동일 공정 단계에서 상기 게이트와 동시에 형성되는 제 1 정렬 구조물과 자기 정렬(self-aligned)되고, 상기 제 2 LDD 영역은 상기 게이트가 상기 제 2 LDD 영역에 대해 오버랩(overlap)되지 않도록 상기 게이트로부터 수평으로 이격됨- 을 포함하는
    집적 회로.
  7. 금속 산화물 반도체(MOS) 장치를 형성하는 방법으로서,
    제 2 도전형의 반도체 층 내에 제 1 도전형의 소스 영역 및 드레인 영역을 형성하는 단계 -상기 소스 영역 및 상기 드레인 영역은 서로에 대해 이격됨- 와,
    적어도 부분적으로 상기 소스 영역 및 상기 드레인 영역 사이에서 상기 반도체 층의 상부면에 근접하게 게이트를 형성하는 단계와,
    상기 게이트 영역과 상기 드레인 영역 사이의 상기 반도체 층 내에 상기 제 1 도전형의 매립 저도핑 드레인(LDD) 영역을 형성하는 단계 -상기 매립 LDD 영역은 상기 드레인 영역의 적어도 일부분 아래에 형성되며 상기 드레인 영역으로부터 상기 게이트의 적어도 일부분 아래로 수평으로 연장됨- 과,
    상기 매립 LDD 영역 내에서 상기 반도체 층의 상기 상부면에 근접하게 상기 제 2 도전형의 제 2 LDD 영역을 형성하는 단계 -상기 제 2 LDD 영역은 동일 공정 단계에서 상기 게이트와 동시에 형성되는 제 1 정렬 구조물과 자기 정렬(self-aligned)되고, 상기 제 2 LDD 영역은 상기 게이트가 상기 제 2 LDD 영역에 대해 오버랩(overlap)되지 않도록 상기 게이트로부터 수평으로 이격됨- 를 포함하는
    금속 산화물 반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 LDD 영역을 형성하는 단계는,
    상기 반도체 층의 상기 상부면의 적어도 일부 상에 절연층을 형성하는 단계와,
    적어도 부분적으로 상기 게이트 영역과 상기 드레인 영역 사이에서 상기 절연층의 적어도 일부분 상에 상기 게이트에 자기 정렬되는 차폐 구조물을 형성하는 단계와,
    상기 제 2 LDD 영역이 상기 차폐 구조물에 자기 정렬되도록 상기 매립 LDD 영역 내에 상기 제 2 LDD 영역을 형성하는 단계를 포함하는
    금속 산화물 반도체 장치 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 2 LDD 영역을 형성한 후에 상기 차폐 구조물을 제거하는 단계를 더 포함하는
    금속 산화물 반도체 장치 형성 방법.
  10. 제 8 항에 있어서,
    상기 차폐 구조물을 제거하는 단계와,
    상기 차폐 구조물 아래의 절연층의 적어도 일부분을 제거하는 단계와,
    상기 제거된 차폐 구조물이 형성되었던 상기 절연층의 적어도 일부분 상에 새로운 차폐 구조물을 형성하는 단계를 더 포함하는
    금속 산화물 반도체 장치 형성 방법.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7074659B2 (en) 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US7038274B2 (en) 2003-11-13 2006-05-02 Volterra Semiconductor Corporation Switching regulator with high-side p-type device
US7220633B2 (en) * 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7560324B2 (en) * 2004-07-08 2009-07-14 Texas Instruments Incorporated Drain extended MOS transistors and methods for making the same
US7081654B2 (en) * 2004-08-26 2006-07-25 Micrel, Inc. Method and system for a programmable electrostatic discharge (ESD) protection circuit
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
US7405443B1 (en) 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
US7868378B1 (en) * 2005-07-18 2011-01-11 Volterra Semiconductor Corporation Methods and apparatus for LDMOS transistors
CN101034671B (zh) 2006-03-02 2010-12-08 沃特拉半导体公司 横向双扩散金属氧化物半导体场效应晶体管及其制造方法
US7824968B2 (en) * 2006-07-17 2010-11-02 Chartered Semiconductor Manufacturing Ltd LDMOS using a combination of enhanced dielectric stress layer and dummy gates
TW200814320A (en) * 2006-09-15 2008-03-16 Sanyo Electric Co Semiconductor device and method for making same
JP5431663B2 (ja) * 2006-09-15 2014-03-05 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US7608513B2 (en) * 2007-01-25 2009-10-27 Freescale Semiconductor, Inc. Dual gate LDMOS device fabrication methods
US20080185629A1 (en) * 2007-02-01 2008-08-07 Denso Corporation Semiconductor device having variable operating information
US7999318B2 (en) 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
TW200931662A (en) * 2008-01-10 2009-07-16 Fujitsu Microelectronics Ltd Semiconductor device and manufacturing method thereof
US7910991B2 (en) * 2008-03-31 2011-03-22 Freescale Semiconductor, Inc. Dual gate lateral diffused MOS transistor
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method
US20110079848A1 (en) * 2008-05-28 2011-04-07 Nxp B.V. Semiconductor device with dummy gate electrode and corresponding integrated circuit and manufacturing method
US7936007B2 (en) 2009-04-16 2011-05-03 Fairchild Semiconductor Corporation LDMOS with self aligned vertical LDD backside drain
US8319283B2 (en) * 2009-05-29 2012-11-27 Freescale Semiconductor, Inc. Laterally diffused metal oxide semiconductor (LDMOS) device with multiple gates and doped regions
US8269275B2 (en) * 2009-10-21 2012-09-18 Broadcom Corporation Method for fabricating a MOS transistor with reduced channel length variation and related structure
CN102054865B (zh) * 2009-11-05 2012-04-18 上海华虹Nec电子有限公司 用于静电保护结构的mos晶体管及其制造方法
US8247869B2 (en) 2010-04-26 2012-08-21 Freescale Semiconductor, Inc. LDMOS transistors with a split gate
US8546880B2 (en) * 2010-11-10 2013-10-01 United Microelectronics Corp. Anti punch-through leakage current metal-oxide-semiconductor transistor and manufacturing method thereof
CN102479720B (zh) * 2010-11-29 2015-12-09 联华电子股份有限公司 抗击穿漏电流的金属氧化物半导体晶体管及其制造方法
CN102130173A (zh) * 2010-12-23 2011-07-20 上海北京大学微电子研究院 Ldmos结构
US8610206B2 (en) 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device
CN102361035A (zh) * 2011-10-21 2012-02-22 昆山华太电子技术有限公司 一种无外延层的rf-ldmos器件结构
CN103050531B (zh) * 2012-08-13 2015-08-19 上海华虹宏力半导体制造有限公司 Rf ldmos器件及制造方法
US9159803B2 (en) 2012-08-21 2015-10-13 Freescale Semiconductor, Inc. Semiconductor device with HCI protection region
US9537000B2 (en) * 2013-03-11 2017-01-03 Freescale Semiconductor, Inc. Semiconductor device with increased safe operating area
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US10957792B2 (en) * 2018-08-14 2021-03-23 Infineon Technologies Ag Semiconductor device with latchup immunity
US20230207630A1 (en) * 2020-05-29 2023-06-29 Sony Semiconductor Solutions Corporation Semiconductor device
CN114156266A (zh) 2020-09-07 2022-03-08 联华电子股份有限公司 功率半导体元件
CN113270500B (zh) * 2021-05-17 2022-11-04 电子科技大学 一种功率半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015741A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP2003142420A (ja) * 2001-10-29 2003-05-16 Korea Electronics Telecommun 集積回路の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
WO1997004488A2 (en) * 1995-07-19 1997-02-06 Philips Electronics N.V. Semiconductor device of hv-ldmost type
JP3142057B2 (ja) * 1997-11-13 2001-03-07 日本電気株式会社 半導体装置とその製造方法、及び駆動装置
JP4797225B2 (ja) * 1999-05-27 2011-10-19 富士電機株式会社 半導体装置
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015741A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP2003142420A (ja) * 2001-10-29 2003-05-16 Korea Electronics Telecommun 集積回路の製造方法

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Publication number Publication date
US6927453B2 (en) 2005-08-09
JP5547361B2 (ja) 2014-07-09
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US20050067655A1 (en) 2005-03-31
TW200512935A (en) 2005-04-01
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US20050191815A1 (en) 2005-09-01
US7297606B2 (en) 2007-11-20
KR20050031914A (ko) 2005-04-06
JP2005109483A (ja) 2005-04-21

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