CN102479720B - 抗击穿漏电流的金属氧化物半导体晶体管及其制造方法 - Google Patents

Abstract

本发明提供一种抗击穿漏电流的金属氧化物半导体晶体管及其制造方法，该金属氧化物半导体晶体管包含有第二型基板、第二型基体、抗击穿漏电流结构以及栅极结构，而该制造方法包含：于基板中形成高电压深第一型井区与第一型轻掺杂区，第一型轻掺杂区的第一型掺质浓度大于高电压深第一型并区的第一型掺质浓度，形成具有掺质注入开口的掩模结构，再利用掺质注入开口进行第一型掺质注入而形成抗击穿漏电流结构，抗击穿漏电流结构的第一型掺质浓度大于高电压深第一型井区的第一型掺质浓度，并可利用掺质注入开口进行第二型掺质注入，用以形成第二型基体，在第二型基板上方形成栅极结构。

Description

抗击穿漏电流的金属氧化物半导体晶体管及其制造方法

技术领域

本发明涉及一种抗击穿漏电流的金属氧化物半导体晶体管及其制造方法，尤指应用于集成电路工艺中的抗击穿漏电流的金属氧化物半导体晶体管及其制造方法。

背景技术

请参见图1(a)，其为电源管理集成电路中时常运用的电路单元，其主要由一组P型金属氧化物半导体晶体管阵列(PMOSarray)11与一组N型金属氧化物半导体晶体管阵列(NMOSarray)12来构成，但为了节省电路面积以及降低源/漏极导通电阻值(Turnonresistance)，设计者会将P型金属氧化物半导体晶体管阵列(PMOSarray)11置换成如图1(b)所示的另一组N型金属氧化物半导体晶体管阵列(NMOSarray)13。而上述N型金属氧化物半导体晶体管阵列(NMOSarray)12、13是以侧向扩散金属氧化物半导体晶体管(LateraldiffusedMOS，简称LDMOS)来完成，如此一来，N型金属氧化物半导体晶体管阵列(NMOSarray)13中的P型基体(P-BODY)131将会处在高电压的操作环境中，很容易产生击穿漏电流(punch-throughleakagecurrent)的现象。如何改善此等缺失，为进行本发明的目的之一。

发明内容

本发明的目的之一是在提供一种抗击穿漏电流的金属氧化物半导体晶体管及其制造方法，应用于集成电路工艺上，用以改善已知手段不具抗击穿漏电流的缺失。

本发明提出一种抗击穿漏电流的金属氧化物半导体晶体管制造方法，包含下列步骤：提供第二型基板；于第二型基板中形成高电压深第一型井区；于第二型基板中的高电压深第一型井区中形成第一型轻掺杂区，用以完成漏极结构，第一型轻掺杂区的第一型掺质浓度大于高电压深第一型井区的第一型掺质浓度；于第二型基板中形成具有掺质注入开口的掩模结构；利用掺质注入开口进行第一型掺质注入，而于高电压深第一型井区中形成抗击穿漏电流结构，接着利用掺质注入开口进行第二型掺质注入，用以形成第二型基体，抗击穿漏电流结构的深度大于第二型基体，而且抗击穿漏电流结构的第一型掺质浓度大于高电压深第一型井区的第一型掺质浓度，第二型基体与第二型基板间有高电压深第一型井区和抗击穿漏电流结构加以隔离。于第二型基板上方形成栅极结构，其中栅极结构的第一端延伸至第二型基体上方，栅极结构的第二端延伸至第一型轻掺杂区上方。

在本发明的优选实施例中，上述的第二型基板为形成有隔离结构的P型硅基板，高电压深第一型井区为高电压N型深井区，第一型轻掺杂区为N型轻掺杂区。

在本发明的优选实施例中，上述形成高电压深第一型井区的过程中还包含热工艺，用以让第一型掺质驱入扩散至更深的区域。

在本发明的优选实施例中，上述形成抗击穿漏电流结构的过程中还包含热工艺，让第一型掺质驱入扩散至更深的区域。

在本发明的优选实施例中，上述形成抗击穿漏电流结构所进行的第一型掺质注入的能量大于形成第二型基体所进行的第二型掺质注入的能量。

在本发明的优选实施例中，上述的于第二型基体上形成第一型重掺杂区，用以完成源极结构接触区，并于第一型轻掺杂区中形成第一型重掺杂区来完成漏极结构接触区，再于第二型基板中形成第二型重掺杂区完成接地接触区。

在本发明的优选实施例中，上述的抗击穿漏电流结构的深度大于第二型基体，且位置较远离第二型基体的底部而接近高电压深第一型井区的底部。

在本发明的优选实施例中，上述的抗击穿漏电流结构的深度大于第二型基体，且位于第二型基体的底部与高电压深第一型井区的底部的等距处。

在本发明的优选实施例中，上述的基板为形成有隔离结构的N型硅基板，高电压深第一型井区为高电压P型深井区，第一型轻掺杂区为P型轻掺杂区。

本发明亦提出一种抗击穿漏电流的金属氧化物半导体晶体管，其包含：第二型基板，其具有接地区域；第一型轻掺杂区，形成于该第二型基板中，用以完成漏极结构；第二型基体，形成于第一型轻掺杂区的一侧，用以完成源极结构以及基体结构；栅极结构，形成于第二型基板上方，其中栅极结构的第一端延伸至第二型基体上方，栅极结构的第二端延伸至第一型轻掺杂区上方；以及抗击穿漏电流结构，形成于第二型基体与接地区域之间，其深度大于第二型基体。

在本发明的优选实施例中，还可包含高电压深第一型井区，其形成于第二型基板的该接地区域与第一型轻掺杂区及第二型基体之间，并用以隔离第二型基板与第二型基体。

在本发明的优选实施例中，上述抗击穿漏电流结构的深度大于第二型基体，且位置较远离第二型基体的底部而接近高电压深第一型井区的底部。

在本发明的优选实施例中，上述抗击穿漏电流结构的深度大于第二型基体，且位于第二型基体的底部与高电压深第一型井区的底部的等距处。

在本发明的优选实施例中，上述第二型基体与第二型基板间利用高电压深第一型井区进行隔离。

在本发明的优选实施例中，上述第二型基板为形成有隔离结构的P型硅基板，高电压深第一型井区为高电压N型深井区，第一型轻掺杂区为N型轻掺杂区，第二型基体为P型基体。

在本发明的优选实施例中，上述P型基体上具有多个N型重掺杂区，用以完成多个源极结构接触区。

在本发明的优选实施例中，上述P型基体上具有P型重掺杂区，用以对这些N型重掺杂区进行隔离。

在本发明的优选实施例中，上述N型轻掺杂区中具有多个N型重掺杂区，用以完成多个漏极结构接触区。

在本发明的优选实施例中，上述第二型基板上还包含有多个金属氧化物半导体晶体管，进而形成金属氧化物半导体晶体管矩阵。

在本发明的优选实施例中，上述第二型基板为形成有隔离结构的N型硅基板，高电压深第一型井区为高电压P型深井区，第一型轻掺杂区为P型轻掺杂区。

附图说明

图1(a)，其为电源管理集成电路中时常运用的电路单元示意图。

图1(b)，其为电源管理集成电路中时常运用的另一电路单元示意图。

图2(a)、(b)、(c)、(d)、(e)、(f)，其为本申请为改善已知手段缺失所发展出来关于抗击穿漏电流结构形成方法的工艺步骤示意图以及完成元件的构造示意图。

附图标记说明

11：P型金属氧化物半导体晶体管阵列

12：N型金属氧化物半导体晶体管阵列

13：N型金属氧化物半导体晶体管阵列

131：P型基体2：P型硅基板

20：高电压深N型井区21：N型轻掺杂区

220：掺质注入开口22：掩模结构

23：抗击穿漏电流结构24：P型基体

25：隔离结构241、242：N型重掺杂区

26：栅极构造211、212：N型重掺杂区

291、292：P型重掺杂区29：接地区域

28：P型井区

具体实施方式

请参见图2(a)、(b)、(c)、(d)、(e)、(f)，其为本申请为改善已知手段缺失所发展出来关于抗击穿漏电流结构形成方法的工艺步骤示意图，首先，图2(a)为表示利用第一光掩模光刻以及第一掺质注入工艺，在第二型硅基板的特定区域中形成高电压深第一型井区。例如若第一型为N型，则第二型为P型；若第一型为P型，则第二型为N型。本实施例中，在已形成隔离结构25的P型硅基板2的特定区域中形成高电压深N型井区(highvoltagedeepN-wellregion，简称HVDNW)20，为能让N型掺质(第一型掺质)更深入，在掺质注入工艺完成后，还可利用热工艺来让N型掺质驱入扩散(DriveIn)更深的区域。而隔离结构25可以常见的场氧化层(fieldoxide)或是浅沟槽隔离(ShallowTrenchIsolation，STI)来完成，另外，上述高电压深N型井区20也利用周围的P型井区(P-well)28来与其它元件完成隔离。

接着再利用第二光掩模光刻以及第二掺质注入工艺，用以在第二型基板的特定区域中形成第一型轻掺杂区。本实施例中，在P型硅基板2上高电压深N型井区20中形成如图2(b)所示的两个N型轻掺杂区21，也就是所谓的N漂移区域(N-driftregion)，用以完成漏极结构。N型轻掺杂区21的掺杂浓度大于高电压深N型井区20的掺杂浓度。

然后再利用第三光掩模光刻工艺，用以在P型硅基板2上中形成如图2(c)所示的具有掺质注入开口220的掩模结构22。本实施例中，掺质注入开口220位于两个N型轻掺杂区21之间，使得位于两个N型轻掺杂区21之间P型硅基板2由掩模结构22露出，并利用掺质注入开口220来进行下列两个掺质注入工艺。

如图2(d)所示，利用掺质注入开口220来进行第三掺质注入工艺，用以于高电压深N型井区20中注入N型掺质形成抗击穿漏电流结构23，利用比后续第四掺质注入工艺更高的能量来进行第三掺质注入工艺，因此抗击穿漏电流结构23在高电压深N型井区20中的位置比后续P型基体(P-BODY)24在高电压深N型井区20中的位置更深，而且抗击穿漏电流结构23的N型掺质浓度将大于高电压深N型井区20。举例来说，高电压深N型井区20的注入能量约2500keV，掺质浓度约为1.2E12cm^-2，而第一型轻掺杂区的注入能量约150keV，掺质浓度约2.9E12cm^-2，第三掺质注入形成抗击穿漏电流结构23，其注入能量约1300keV，掺质浓度约2.0E12cm^-2，至于形成P型基体24的第四掺质注入工艺，其注入能量约180keV，掺质浓度约2.5E13cm^-2。为能让N型掺质(第一型掺质)更深入，形成抗击穿漏电流结构23的过程中还包含热工艺，让N型掺质驱入扩散至更深的区域。

如图2(e)所示，利用掺质注入开口220来进行第四掺质注入工艺，用以注入第二型掺质形成第二型基体。本实施例中，通过第四掺质注入工艺注入P型掺质形成P型基体(P-BODY)24，位于抗击穿漏电流结构23的上方而接近P型硅基板2的表面，P型基体24主要是用以完成基体及源极结构。抗击穿漏电流结构23的深度大于P型基体24，且位置较远离P型基体24的底部而接近高电压深N型井区20的底部。在另一实施例中，抗击穿漏电流结构23位于P型基体24的底部与高电压深N型井区20的底部的等距处。

而经过后续工艺便可完成如图2(f)所示的背对背的两个侧向扩散金属氧化物半导体晶体管结构。本实施例中，P型基体(P-BODY)24上形成两个N型重掺杂区241、242，用以完成源极结构的接触区，而P型重掺杂区240则将用以隔离N型重掺杂区241、242。至于P型基体24与隔离结构25间则形成有栅极构造26，位于P型基板2上方，其中栅极构造26的第一端延伸至P型基体24上方，栅极构造26的第二端延伸至N型轻掺杂区21上方，N型轻掺杂区21与P型基体24为分离。而N型轻掺杂区21中的N型重掺杂区211、212则为漏极结构的接触区。至于P型硅基板2中的P型重掺杂区291、292则为用来当作接地区域29的接触区，最后便可完成如图1(b)中所示的N型金属氧化物半导体晶体管阵列13。而由于本申请所披露的抗击穿漏电流结构23的作用，可让侧向扩散金属氧化物半导体晶体管具有优选抗击穿漏电流的能力，但确仍可维持相同的漏极端崩溃电压值(DrainSideBreakdownVoltage，简称BVD)。

而上述抗击穿漏电流结构23可利用与P型基体24的同一光掩模所定义的开口来进行掺质注入工艺，因此不会增加工艺中的光掩模数目，而且形成抗击穿漏电流结构23与形成P型基体24的掺质注入工艺的顺序可以对调，并不会影响形成的结果，但两者皆适合在利用热工艺进行掺质驱入扩散(DriveIn)后再进行，避免抗击穿漏电流结构23与形成P型基体24因热工艺而产生掺质分布浓度的变化。

综上所述，在本发明对技术进行改良后，已可有效消除已知手段中容易产生击穿漏电流的缺失。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (20)

1.一种抗击穿漏电流的金属氧化物半导体晶体管制造方法，包含下列步骤：

提供第二型基板；

于该第二型基板中形成高电压深第一型井区；

于该第二型基板中的该高电压深第一型井区中形成第一型轻掺杂区，用以完成漏极结构，该第一型轻掺杂区的第一型掺质浓度大于该高电压深第一型井区的第一型掺质浓度；

于该第二型基板上形成具有掺质注入开口的掩模结构；

利用该掺质注入开口进行第一型掺质注入，而于该高电压深第一型井区中形成抗击穿漏电流结构，而且该抗击穿漏电流结构的第一型掺质浓度大于该高电压深第一型井区的第一型掺质浓度；

利用该掺质注入开口进行第二型掺质注入，用以形成第二型基体，用以完成源极结构以及基体结构，该抗击穿漏电流结构的深度大于该第二型基体，该第二型基体与该第二型基板间有该高电压深第一型井区和抗击穿漏电流结构加以隔离；以及

形成栅极结构，在该第二型基板上方，其中第一端延伸至该第二型基体上方，第二端延伸至该第一型轻掺杂区上方。

2.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中该基板为形成有隔离结构的P型硅基板，该高电压深第一型井区为高电压N型深井区，该第一型轻掺杂区为N型轻掺杂区。

3.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中形成该高电压深第一型井区的过程中还包含热工艺，用以让第一型掺质驱入扩散至更深的区域。

4.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中形成该抗击穿漏电流结构的过程中还包含热工艺，让第一型掺质驱入扩散至更深的区域。

5.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中形成该抗击穿漏电流结构所进行的第一型掺质注入的能量大于形成该第二型基体所进行的第二型掺质注入的能量。

6.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中于该第二型基体上形成第一型重掺杂区，用以完成源极结构接触区，并于该第一型轻掺杂区中形成第一型重掺杂区来完成该漏极结构接触区，再于该基板中形成第二型重掺杂区完成接地接触区。

7.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中该抗击穿漏电流结构的深度大于该第二型基体，且位置远离该第二型基体的底部而接近该高电压深第一型井区的底部。

8.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中该抗击穿漏电流结构的深度大于该第二型基体，且位于该第二型基体的底部与该高电压深第一型井区的底部的等距处。

9.如权利要求1所述的抗击穿漏电流的金属氧化物半导体晶体管制造方法，其中该基板为形成有隔离结构的N型硅基板，该高电压深第一型井区为高电压P型深井区，该第一型轻掺杂区为P型轻掺杂区。

10.一种抗击穿漏电流的金属氧化物半导体晶体管，包含：

第二型基板，其具有接地区域；

高电压深第一型井区，形成于该第二型基板中；

第一型轻掺杂区，形成于该高电压深第一型井区中，用以完成漏极结构；

第二型基体，形成于该高电压深第一型井区中，且分离设置于该第一型轻掺杂区的一侧，用以完成源极结构以及基体结构；

栅极结构，形成于该第二型基板上方，其中第一端延伸至该第二型基体上方，第二端延伸至该第一型轻掺杂区上方；以及

抗击穿漏电流结构，形成于该高电压深第一型井区中，且位于该第二型基体与该接地区域之间，其深度大于该第二型基体。

11.如权利要求10所述的抗击穿漏电流的金属氧化物半导体晶体管，该高电压深第一型井区形成于该第二型基板的该接地区域与该第一型轻掺杂区及该第二型基体之间，并用以隔离第二型基板与该第二型基体。

12.如权利要求11所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该抗击穿漏电流结构的深度大于该第二型基体，且该抗击穿漏电流结构与该第二型基体的底部之间的距离大于该抗击穿漏电流结构与该高电压深第一型井区之间的距离。

13.如权利要求11所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该抗击穿漏电流结构的深度大于该第二型基体，且位于该第二型基体的底部与该高电压深第一型井区的底部的等距处。

14.如权利要求11所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该第二型基体与该第二型基板间利用该高电压深第一型井区进行隔离。

15.如权利要求11所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该第二型基板为形成有隔离结构的P型硅基板，该高电压深第一型井区为高电压N型深井区，该第一型轻掺杂区为N型掺杂区，该第二型基体为P型基体。

16.如权利要求15所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该P型基体上具有多个N型重掺杂区，用以完成多个源极结构接触区。

17.如权利要求16所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该P型基体上具有P型重掺杂区，用以对这些N型重掺杂区进行隔离。

18.如权利要求15所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该第一型轻掺杂区中具有多个N型重掺杂区，用以完成多个漏极结构的接触区。

19.如权利要求10所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该第二型基板上还包含有多个金属氧化物半导体晶体管，进而形成金属氧化物半导体晶体管矩阵。

20.如权利要求10所述的抗击穿漏电流的金属氧化物半导体晶体管，其中该第二型基板为形成有隔离结构的N型硅基板，该高电压深第一型井区为高电压P型深井区，该第一型轻掺杂区为P型轻掺杂区。