JP2013225685A - 埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス - Google Patents

埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス Download PDF

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Abstract

【課題】ＨＣＤおよび／またはゲート−ドレイン容量を著しく増大させずに、ＭＯＳデバイスのオン抵抗を減少させ、高周波性能および信頼性を改善する。
【解決手段】第１導電型の半導体層２０４と、この半導体層内に形成された第２導電型のソース領域２０６と、この半導体層内に形成され、かつソース領域から離隔された第２導電型のドレイン領域２０８とを含む。半導体層の上部表面近傍、かつ少なくとも部分的にソース領域とドレイン領域の間にゲート２１０が形成される。さらに半導体層内のゲート領域とドレイン領域の間に形成された第２導電型の埋込ＬＤＤ領域２１６を含む。この埋込ＬＤＤ領域はドレイン領域から横方向に離隔され、埋込みＬＤＤ領域内の半導体層の上部表面の近傍に第１導電型の第２のＬＤＤ領域２１４が形成される。第２ＬＤＤ領域は、ゲートに自己整合され、かつゲートから横方向に離隔され、ゲートは第２のＬＤＤ領域に対して重ならない。
【選択図】図２

Description

本発明は、一般に半導体デバイスに関し、より詳細には改善された高周波性能を提供するように構成された軽ドープ・ドレイン（ＬＤＤ）領域を有する金属酸化膜半導体（ＭＯＳ）デバイスに関する。
横方向に拡散された金属酸化膜半導体（ＬＤＭＯＳ）デバイスを含むパワーＭＯＳデバイスが、例えばワイヤレス通信システム内の電力増幅器など様々な適用分野で使用されている。一般にＬＤＤ領域を含む従来のＬＤＭＯＳデバイス内では、ＬＤＤ領域は、デバイスのシリコンと酸化物の間の上部表面の界面、またはその近くに形成されることが多い。しかし、シリコン／酸化物界面に比較的近接してＬＤＤ領域を配置すると、イオン化されたキャリアが界面に捕獲され、それによってデバイス内に望ましくないホット・キャリア劣化（ＨＣＤ）が生じる可能性が著しく増大する。
ＭＯＳデバイス内でのＨＣＤは、一般に加熱および後続のデバイスのゲート酸化膜中へのキャリアの注入によって生じる。その結果、デバイスのゲート付近およびその下での界面準位および酸化物電荷の局在化された不均一なビルドアップが生じる。この現象は、しきい値電圧、相互コンダクタンス、ドレイン電流などを含めて、ＭＯＳデバイスのいくつかの特性の変化を生じさせ、したがってデバイスの動作および信頼性に望ましくない影響を与える可能性がある。ＨＣＤは、ＭＯＳデバイスの界面における内部の電界分布に強く依存することは周知である。
例えば電源用途、および無線周波数（ＲＦ）範囲（例えば、１ギガヘルツ（ＧＨｚ）より高い）内など高周波動作が所望される用途など多くの用途において、ＭＯＳデバイスに関連するオン抵抗ＲＯＮを最小限に抑えることが望ましい。ＬＤＭＯＳデバイス内では、オン抵抗は、主にＬＤＤ領域の特性によって支配されるため、オン抵抗を低減させるための１つの既知の方法は、ＬＤＤ領域のドーピング濃度を高めることである。しかし、ＬＤＤ領域は、通常デバイスのシリコン／酸化物界面に形成されるので、ＬＤＤ領域のドーピング濃度を高めると、デバイス内で望ましくないＨＣＤも増大する。
ＭＯＳデバイスのオン抵抗を減少させる他の試みには、ＬＤＤ領域の接合深さを厚くすることが含まれる。しかし、デバイスのゲート−ドレイン・キャパシタンスＣｇｄは、一般にＬＤＤ領域の接合深さに比例するので、ＬＤＤ領域の深さが増すにつれて、ゲート−ドレイン・キャパシタンスも増大し、それによってデバイスの高周波性能に望ましくない影響が及ぶ。このように、ＭＯＳデバイスの高周波性能を改善するための従来の試みは、主にデバイス内のオン抵抗、ＨＣＤ、およびゲート−ドレイン・キャパシタンスの間のトレードオフを最適化することに重点が置かれている。
デバイス内のＨＣＤおよび／またはゲート−ドレイン・キャパシタンスを著しく増大させずに、ＬＤＭＯＳデバイスのオン抵抗を減少させるための従来の方法は、これまでは一般に成功していない。したがって、ＨＣＤを著しく増大させずに、またはデバイスの高周波性能に大きな影響を与えずに、改善されたオン抵抗特性を示すＭＯＳデバイスを形成することが望ましい。
米国特許出願第１０／６２３，９８３号
本発明は、デバイス内のＨＣＤおよび／またはゲート−ドレイン・キャパシタンスを著しく増大させずに、ＭＯＳデバイスのオン抵抗を減少させ、それによってデバイスの高周波性能および信頼性を改善する技術を提供する。さらに、本発明の技術は、通常のＣＭＯＳ互換プロセス技術を使用して、集積回路（ＩＣ）デバイス、例えばＬＤＭＯＳデバイスを作製するために使用することができる。したがって、ＩＣデバイスを製造するコストが著しく増大することはない。
本発明の一態様によれば、第１の導電型の半導体層と、この半導体層内に形成された第２の導電型のソース領域と、この半導体層内に形成され、ソース領域から離隔された第２の導電型のドレイン領域とを含むＭＯＳデバイスが形成される。ゲートは、半導体層の上部表面の近傍で、少なくとも部分的にソース領域とドレイン領域の間に形成される。このＭＯＳデバイスはさらに、半導体層内のゲート領域とドレイン領域の間に形成された第２の導電型の埋込みＬＤＤ領域を含む。この埋込みＬＤＤ領域は、ドレイン領域から横方向に離隔され、この埋込みＬＤＤ領域内で、半導体層の上部表面の近傍に第１の導電型の第２のＬＤＤ領域が形成される。第２のＬＤＤ領域はゲートに自己整合され、ゲートから横方向に離隔され、その結果ゲートは第２のＬＤＤ領域に対して重ならない。このように、このＬＤＭＯＳデバイスは、改善された高周波性能を示しており、実質上ＣＭＯＳプロセス技術にも適合する。
本発明のこれらおよびその他の特徴および利点は、添付図面を参照して読むべき、その例示的実施形態についての以下の詳細な説明から明らかとなろう。
本発明の技術を実装することができるＬＤＭＯＳデバイスの少なくとも一部分を示す断面図である。 本発明の例示的実施形態に従って形成された、例示的ＬＤＭＯＳデバイスの少なくとも一部分を示す断面図である。 図２に示す例示的ＬＤＭＯＳデバイスを形成する際に使用することができる、例示的半導体製造プロセスにおける諸工程を示す断面図である。 図２に示す例示的ＬＤＭＯＳデバイスを形成する際に使用することができる、例示的半導体製造プロセスにおける諸工程を示す断面図である。 図２に示す例示的ＬＤＭＯＳデバイスを形成する際に使用することができる、例示的半導体製造プロセスにおける諸工程を示す断面図である。 本発明の他の実施形態に従って形成された、例示的ＬＤＭＯＳデバイスの少なくとも一部分を示す断面図である。
本明細書では、ディスクリートなＲＦ ＬＤＭＯＳトランジスタ、ならびにその他のデバイスおよび／または回路を形成するのに適した例示的ＣＭＯＳ集積回路製造技術に即して本発明を説明する。しかし、本発明は、このまたは任意の特定のデバイスまたは回路の作製に限定されないことを認識されたい。むしろ、本発明は、より一般に、デバイス内のＨＣＤによる影響および／またはゲート−ドレイン・キャパシタンスを著しく増大させずに、有利にＭＯＳデバイスが高周波性能を改善することを可能にする、新規の埋込みＬＤＤ領域を含むＭＯＳデバイスに適用できる。さらに、このデバイスは、ＣＭＯＳプロセス技術に完全に適合する。
本明細書では、本発明の実装形態を、特にＬＤＭＯＳデバイスに関して説明するが、本発明の技術が、当業者には理解されるように、それだけには限らないが、縦型拡散ＭＯＳ（ＤＭＯＳ）デバイス、拡張ドレインＭＯＳデバイスなど、その変更形態を含めてまたは含めずに他のデバイスにも同様に適用できることを認識されたい。さらに、本明細書では、ｐチャネルＭＯＳデバイスを例にとって本発明を説明するが、ｐチャネル実施形態の場合に示した極性とは逆の極性に単に置き換えるだけで、ｎチャネルＭＯＳデバイスを形成することができ、本発明の技術および利点が他の実施形態にも同様に適用されるであろうことは当業者によって十分に理解される。
添付の図に示すさまざまな層および／または領域は、原寸に比例して示していないことがあることを理解されたい。さらに、説明を簡単にするために、所与の図で、かかる集積回路構造体内で一般に使用される種類のいくつかの半導体層を省略してあることがある。
図１は、本発明の技術を実装するために変更することができる半導体ウェハ１００の少なくとも一部分の断面図を示す。ウェハ１００は、基板１０２上に形成されたＬＤＭＯＳデバイスを含む。このＬＤＭＯＳデバイスは、ウェハ１００のエピタキシアル層１０４内に形成されたソース領域１０６およびドレイン領域１０８を含む。このＬＤＭＯＳデバイスはさらに、デバイスのチャネル領域１１２の上に形成されたゲート１１０を含む。このチャネル領域１１２は、すくなくとも部分的にソース領域とドレイン領域の間に形成される。ＬＤＭＯＳデバイスのエピタキシアル層１０４内に、チャネル領域１１２とドレイン領域１０８の間に形成された第１のＬＤＤ領域１１４および第２のＬＤＤ領域１１６を含むことができるｎ型ドリフト領域が一般に形成される。ＬＤＭＯＳデバイス内のソース領域１０６は、拡張領域１１８を含むことができる。拡張領域１１８は、ソース領域１０６に隣接するエピタキシアル層１０４内に形成され、チャネル領域１１２とは反対方向に横に延びている。一般に、ウェハ１００の上部表面上に酸化物層１２４が形成され、それによってデバイスのソース、ドレイン、およびゲート領域が電気的に分離され、デバイスが保護される。
ＬＤＭＯＳデバイスはさらに、ドレイン接点１２０およびソース接点１２２を含む。各接点は、酸化物層１２４を貫通して形成し、ドレイン領域１０８およびソース領域１０６にそれぞれ電気的に接続することができる。ソース領域１０６への電気的接触点は、基板１０２の底部から、エピタキシアル層１０４を貫通して形成された１つまたは複数のトレンチ・シンカ１２８を介して行うこともできる。トレンチ・シンカ１２８は、ソース領域１０６と基板１０２の間に低抵抗の（例えば、約１オーム／□より低い）電気経路を提供する。ゲート１１０に電気的に接続するためのゲート接点（図示せず）も含まれる。
少なくとも部分的には、ゲート１１０の隅の近くでの電界濃度が比較的高く、かつゲートが、シリコンの上部表面と酸化物層１２４の間の界面に比較的近接しているため、ゲート１１０（すなわち、領域１の近く）の縁部のすぐ近傍の第１のＬＤＤ領域１１４付近のシリコン／酸化物界面で、ＨＣＤが発生することが多い。ＬＤＭＯＳデバイスの領域１内のＨＣＤを低減させるためには、本明細書では、ダミー・ゲートと呼ばれるシールド構造体１３０を、ゲート１１０の近傍で、ゲート１１０とドレイン領域１０８の間に形成することができる。ウェハ１００の上部表面の比較的近傍に（例えば２００ナノメートル（ｎｍ））ダミー・ゲート１３０が形成される。図示しないが、ダミー・ゲート１３０は、使用する場合に、ソース領域１０６に電気的に接続される（例えば、ストラップされる）。
ダミー・ゲート１３０を使用すると、デバイス内の領域１付近のシリコン／酸化物界面におけるＨＣＤを低減させる助けとなることができるものの、ダミー・ゲート１３０の縁部の近傍の（すなわち、領域２の付近の）、第２のＬＤＤ領域１１６付近のシリコン／酸化物界面では、ＨＣＤは実質上増大する。少なくとも第２のＬＤＤ領域１１６のドーピング濃度を低減させることによって、領域２内のＨＣＤを低減させることができる。しかし、その結果、デバイスに関連するオン抵抗が増大することになり望ましくない。したがって、図１に示すＬＤＭＯＳ構成を使用する際には、デバイス内のオン抵抗とＨＣＤの間にはトレードオフが存在する。
図２は、本発明の技術を実装した半導体ウェハ２００の少なくとも一部分の断面図を示す。既に述べたように、図示のさまざまな層および／または領域は、原寸に比例して示してないことがあり、説明を簡単にするために、いくつかの半導体層を省略することができる。ウェハ２００は、半導体基板２０２上に形成された例示的ＬＤＭＯＳデバイスを含む。基板２０２は、一般に単結晶シリコンから形成されるが、それだけには限らないがゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）など他の材料を使用することもできる。さらに、拡散または注入工程によるなど、不純物またはドーパントを加えて材料の導電性（例えば、ｎ型またはｐ型）を変更することによって、基板２０２を改変することができる。本発明の好ましい実施形態では、基板２０２はｐ導電型であり、したがってｐ基板と呼ぶことができる。
本明細書で使用することのある「半導体層」という用語は、その上におよび／またはその中に他の材料を形成することができる任意の半導体材料を指す。この半導体層は、例えば基板２０２などの単一の層を含むものでもよく、また例えば基板２０２およびエピタキシアル層２０４などの複数の層を含むものでもよい。半導体ウェハ２００は、エピタキシアル層２０４を使ってまたはそれなしの基板２０２を含み、基板上に形成された１つまたは複数の他の半導体層を含むことが好ましい。シリコンは、通常ウェハを含む半導体材料として使用されるので、「ウェハ」という用語は、「シリコン本体」という用語と区別なく使用されることが多い。本明細書では、半導体ウェハの一部分を使用して本発明を例示するが、「ウェハ」という用語は、多重ダイ・ウェハ、単一ダイ・ウェハ、あるいは回路要素をその上にまたはその中に形成することができる半導体材料の任意の他の配列を含むことができることを認識されたい。
例示的ＬＤＭＯＳデバイスは、注入または拡散プロセスなどによって、ウェハ２００のエピタキシアル層２０４内に形成されたソース領域２０６およびドレイン領域２０８を含む。注入プロセスなどによって、周知の濃度レベルの不純物（例えばホウ素、リンなど）でソースおよびドレイン領域をドープして、選択的に材料の導電型を所望通りに変更することが好ましい。デバイス内に活性領域が形成できるように、ソースおよびドレイン領域２０６、２０８は、基板２０２の導電型とは逆のそれに関連する導電型を有することが好ましい。本発明の好ましい実施形態では、ソースおよびドレイン領域２０６、２０８は、ｎ導電型である。ウェハ２００のエピタキシアル層２０４を貫通して、１つまたは複数のトレンチ・シンカ２２８を形成することによって、ソース領域２０６と基板２０２の間に低抵抗の（例えば、約１オーム／□より低い）電気経路を形成することができる。当業者には理解されるように、トレンチ・シンカ２２８は、例えばエピタキシアル層２０４内に開口を形成して（例えばフォトリソグラフィによるパターン形成およびエッチングによって）、基板２０２を露出させ、導電性材料で開口を充填するなどによる通常の方法で形成することができる。本発明の好ましい実施形態では、トレンチ・シンカ２２８はｐ導電型である。
簡単なＭＯＳデバイスの場合では、ＭＯＳデバイスは本質的に対称的であり、したがって二方向性であるため、ＭＯＳデバイス内のソースおよびドレインの名前の割当てが実質的には任意であることを認識されたい。したがって、ソースおよびドレイン領域は、それぞれ一般に第１および第２ソース／ドレイン領域と呼ぶことができる。ただし、この文脈における「ソース／ドレイン」は、ソース領域またはドレイン領域を示す。一般に二方向性ではないＬＤＭＯＳデバイスでは、かかるソースおよびドレインの名称を任意に割り当てることはできない。
この例示的ＬＤＭＯＳデバイスは、通常の注入および拡散プロセスなどによって、エピタキシアル層２０４内に形成された拡張領域２１８を含むことができる。拡張領域２１８は、ソース領域２０６に隣接して形成され、ドレイン領域２０８とは逆の方向に横に延びることが好ましい。ＭＯＳデバイスのソース電極は、ソース領域２０６の少なくとも一部分、および拡張領域２１８の少なくとも一部分を含むことができる。拡張領域２１８を、通常の注入工程などによって、周知の濃度レベルの不純物でドープして、選択的に所望通りに材料の導電型を変更することが好ましい。拡張領域２１８は、ソース領域２０６の導電型とは逆のそれに関連する導電型を有することが好ましい。本発明の好ましい実施形態では、拡張領域２１８はｐ導電型である。
チャネル領域２１２と、第１のＬＤＤ領域２１４および第２のＬＤＤ領域２１６を含むことができるドリフト領域とは、例示的ＬＤＭＯＳデバイスの上部表面の近傍でシリコンエピタキシャル層２０４と絶縁層２２４の間の界面のすぐ下に形成される。絶縁層２２４は、好ましい実施形態では、酸化物（例えば二酸化シリコン（ＳｉＯ２）など）から形成される。したがってこの界面は、シリコン／酸化物界面と呼ぶことができる。第１および第２のＬＤＤ領域２１４、２１６の独特の構成は、本発明の重要な態様を表し、以下においてさらに詳細に説明する。チャネル領域２１２は、少なくとも部分的にソース領域２０６の下に、それに隣接して形成されるが、ドリフト領域は、ＬＤＭＯＳデバイス内のチャネル領域２１２とドレイン領域２０８の間を横方向に延びている。チャネル領域２１２は、基板と同じ導電型、例示的デバイスでは好ましくはｐ型の材料から形成することができ、したがってｐチャネルと呼ぶことができる。
例示的ＬＤＭＯＳデバイスはさらに、チャネル領域２１２の少なくとも一部分の上に、ウェハ２００のシリコン／酸化物界面の近傍に形成されたゲート２１０を含む。このゲートは例えばポリシリコン材料から形成することができるが、他の適切な材料（例えば金属など）も同様に使用することができる。シールド電極２３０は、本明細書においてダミー・ゲートと呼ぶことがあるが、例示的ＬＤＭＯＳデバイス内のゲート２１０とドレイン領域２０８の間に形成することができる。ダミー・ゲート２３０は、ゲート２１０から横方向に離隔され、ゲートに対して実質上重ならないことが好ましい。図示しないが、例示的ＬＤＭＯＳデバイス内のダミー・ゲート２３０は、使用する場合、ダミー・ゲートとソース領域の間に導電層（例えばアルミニウムなど）などを形成することによって、ソース領域２０６に電気的に接続する（すなわち、ストラップする）ことが好ましい。ダミー・ゲート２３０は、前述のように領域１付近のシリコン／酸化物界面の近傍のＨＣＤを低減させるのに有益である。本発明に関して使用するのに適したダミー・ゲートは、２００３年７月１５日出願の、「Ｓｈｉｅｌｄｉｎｇ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｕｓｅ ｉｎ ａ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ」という名称の関連米国特許出願第１０／６２３，９８３号、整理番号Ｘｉｅ３−４に出ており、これは参照により本明細書に組み込まれている。
本発明の好ましい実施形態では、ダミー・ゲート２３０は、ゲート２１０と同時に同じ加工工程で形成される。この方法では、ダミー・ゲート２３０は、ゲート２１０に自己整合することが好ましい。しばしばゲート酸化膜と呼ばれる、ゲート２１０およびダミー・ゲート２３０の下の絶縁材料（例えば二酸化シリコン）は、実質上同じ厚さとすることができる。したがって、ゲート２１０と同様に、ダミー・ゲート２３０は、ウェハ２００のシリコン／酸化物界面の比較的近傍に（例えば２００ナノメートル（ｎｍ））形成することが好ましい。さらに、ゲート２１０に対してダミー・ゲート２３０は実質上同じ寸法および形状とすることができる。しかし、ダミー・ゲート２３０は、図示の厳密な寸法または形状に限定されるものではなく、当業者には理解されるように、実質上任意の構成および／または形状で形成することができることを認識されたい。
当業者には理解されるように、例えば、絶縁層２２４内に開口を形成して（例えば、フォトリソグラフィによるパターン形成およびエッチングによって）、ソース領域２０６およびドレイン領域２０８をそれぞれ露出させ、導電性材料（例えば、アルミニウム、金など）で開口を充填するなどによって、絶縁層２２４の上部表面の上に、ソース接点２２２およびドレイン接点２２０を形成することができる。前述のように、トレンチ・シンカ２２８はソース領域２０６と基板２０２の間に比較的低抵抗の電気経路を提供するので、ソース領域への接続は基板の底部表面を貫通して行うこともできる。ゲート接点（図示せず）を、絶縁層２２４の上部表面上に、または他の場所内に形成して、ゲート２１０に電気的に接続することもできる。
本発明の好ましい実施形態によれば、例示的ＬＤＭＯＳデバイス内の第１のＬＤＤ領域２１４は、基板と同じ導電型、好ましくはｐ型の材料から形成されるが、通常第１のＬＤＤ領域の相対的ドーピング濃度は基板に比べて低い。第２のＬＤＤ領域２１６は、ソースおよびドレイン領域の導電型と同じであり、第１のＬＤＤ領域２１４の導電型とは逆の、好ましくはｎ型の導電型を有する材料から形成することができるが、通常第２のＬＤＤ領域の相対的なドーピング濃度はソースおよびドレイン領域に比べて低い。従来、図１に示すように、第２のＬＤＤ領域１１６は、ＬＤＭＯＳデバイスのシリコン／酸化物界面の近傍の第１のＬＤＤ領域１１４とドレイン領域１０８の間に形成されている。前述のように、ダミー・ゲートを使用すると、領域１付近のシリコン／酸化物界面の近傍のＨＣＤは低減するものの、領域２付近のシリコン／酸化物界面の近傍のＨＣＤは実質上増大する。
本発明の重要な態様は、図２に示すように、第２のＬＤＤ領域２１６が埋込みＬＤＤ層を含むことである。例えば、注入または拡散プロセスを使用して、エピタキシアル層２０４内に、第２のＬＤＤ領域２１６を形成することができる。第２のＬＤＤ領域２１６は、ドレイン領域２０８の少なくとも一部分の下に形成され、ゲート２１０の少なくとも一部分の下を横方向に延びることが好ましい。第１のＬＤＤ領域２１４は、例えば注入プロセスを使用して、第２のＬＤＤ領域２１６内のシリコン／酸化物界面の近傍に形成される。しかし、第１のＬＤＤ領域２１４は、ドレイン領域２０８から離隔させて、やはり第２のＬＤＤ領域２１６内に形成することもできる。さらに、第１のＬＤＤ領域２１４は、ダミー・ゲート２３０の少なくとも一部分の下に形成され、ドレイン領域２０８に向かって横方向に延びることが好ましい。
第１のＬＤＤ領域２１４は、第２のＬＤＤ領域２１６に比べて実質的により浅く形成される。例えば、好ましい実施形態では、エピタキシアル層２０４内の第２のＬＤＤ領域２１６の深さは、約０．５ミクロンから約２．０ミクロンの範囲内であり、０．２５ミクロンＣＭＯＳ製造プロセスの場合、第１のＬＤＤ領域２１４の深さは、約０．０５ミクロンから約０．５ミクロンの範囲内である。
図２に示した新規なＬＤＤ配列を使用すると、ダミー・ゲート２３０は、図１に示すＬＤＭＯＳデバイスに比べて、ゲート２１０の比較的近傍に配置され、それによってデバイス内の領域１の付近のＨＣＤを実質上除去することができる。一般的に領域２付近のダミー・ゲート２３０の隅に発生する比較的高い衝突電離は、ｐ型の第１のＬＤＤ領域２１４によって実質上取り囲まれる。ｐ型の第１のＬＤＤ領域２１４は、ドレイン電流経路の部分ではなく、埋込みｎ型第２のＬＤＤ領域２１６に影響を及ぼさない。ウェハ１００のシリコン／酸化物界面の近傍にｐ型第１のＬＤＤ領域２１４が存在すると、シリコン／酸化物界面から離れて直流が流れる助けとなる。したがって、キャリアは、界面の近傍の酸化物２２４内に捕捉される可能性はなくなり、それによって領域２におけるＨＣＤが著しく低減する。したがって、例示的ＬＤＭＯＳデバイス内でのＨＣＤ耐性が著しく向上する。さらに、埋込みｎ型第２ＬＤＤ領域２１６内のｐ型第１ＬＤＤ領域２１４の構成は、主に接合電界効果トランジスタ（ＪＦＥＴ）効果によりドレイン・バイアスを増大させることによって第２のＬＤＤ領域を空乏化する助けとなり、それによってデバイスの降伏電圧を著しく低減させずに、第２のＬＤＤ領域２１６内のドーピング濃度を増大させることが可能になる。前述のように、ドーピング濃度を高めると、デバイスに関連するオン抵抗が低減されるので有利である。
先に説明したように、このように説明したようにして第１のＬＤＤ領域２１４を形成すると、ダミー・ゲート２３０をゲート２１０の比較的近くに配置することができる。ダミー・ゲート２３０およびゲート２１０は、同じ加工工程で形成され、したがって第１のＬＤＤ領域２１４がゲート２１０に自己整合されたままになることが好ましい。こうすると、第１のＬＤＤ領域２１４とゲート２１０の間の距離を精密に制御することが可能となり、それによって第２のＬＤＤ領域２１６とチャネル領域２１２の間に適切な伝導経路を形成することが保証されるので有利である。ダミー・ゲート２３０の存在により、第１のＬＤＤ領域２１４は、ソース領域に近接する縁部でゲート２１０に自己整合され、かつゲートの長さにかかわらずゲートから横方向に離隔され、その結果、ゲートは第１のＬＤＤ領域に対して重ならなくなる。ゲート２１０およびダミー・ゲート２３０を同じプロセス工程で形成すると、半導体製造プロセスも簡略化され、それによってＭＯＳデバイスの製造に関する全コストが低下する。さらに、シリコン／酸化物界面のより近くに、ダミー・ゲートを形成することができるので、埋込みＬＤＤ領域２１６は、増大したドレイン・バイアスで（通常のＭＯＳデバイスに比べて）より容易に空乏化し、その結果、ゲート−ドレイン・キャパシタンスが大幅に低減するので有益である。したがって、本発明の技術に従ってＭＯＳデバイスを形成することにより、オン抵抗、ＨＣＤ、およびゲート−ドレイン・キャパシタンスの減少を同時に達成することができる。
第１のＬＤＤ領域２１４がゲート２１０に自己整合するためには、ダミー・ゲートを、同じプロセス工程で形成すべきであるが、第１のＬＤＤ領域を形成した後に、エッチング・プロセスなどを使用することによって、ダミー・ゲート２３０の少なくとも一部分を除去することができる。その後、ゲート２１０とドレイン領域２０８の間に、同じ形状または他の形状で、ダミー・ゲートを再形成することができる。別のプロセス工程でダミー・ゲート２３０を形成することによって、ダミー・ゲートの下のゲート酸化膜２２４、ならびにダミー・ゲートの他の特徴（例えば形状）をそれぞれ望み通りに調整することができる。本発明の好ましい実施形態では、例えばエッチング・プロセスなどを使用することによって、ゲート２１０の下のゲート酸化膜２２４に比べて、ダミー・ゲート２３０の下のゲート酸化膜２２４を所定の量だけ薄くすることができる。このようにして、ダミー・ゲートを、ゲート２１０の形成時に、第１のＬＤＤ領域２１４をこのゲートに自己整合させるための構造体として使用することができ、その後ダミー・ゲートを少なくとも部分的に除去し、再形成して、ダミー・ゲート２３０のいくつかの特徴（例えばゲート酸化膜の厚さ、形状など）をそれぞれ独立に制御することができる。
図３乃至図５は、本発明の一実施形態に従って、図２に示す例示的ＬＤＭＯＳデバイスを形成するために使用することができる例示的方法における諸工程を示す。通常のＣＭＯＳ互換半導体製造プロセス技術を例にとってこの例示的方法を説明する。本発明は、この方法またはデバイスを作製するための任意の特定の方法に限定されないことを理解されたい。前述のように、図に示すさまざまな層および／または領域は、原寸に比例して示してないことがあり、説明を簡単にするために、ある半導体層を省略してあることもある。
図３は、例示的半導体ウェハ３００の少なくとも一部分の断面図を示す。ウェハ３００は、基板３０２および基板３０２上に形成されたエピタキシアル層３０４を含む。基板３０２は、高い導電性を有するＰ＋型基板であることが好ましいが、Ｎ＋型基板を代わりに使用することもできる。当業者には理解されるように、基板材料に拡散または注入工程などで、所望の濃度（例えば、約５×１０１８〜約５×１０１９原子）のｐ型不純物またはドーパント（例えばホウ素）を加えて、材料の導電性を望み通りに、変化することによりＰ＋基板を形成することができる。次いで、ウェハの全表面上にエピタキシアル層３０４を成長させる。ｐ型不純物を加えることによって、エピタキシアル層３０４を改変することもできる。エピタキシアル層３０４の厚さおよび不純物濃度によって、少なくとも部分的には、得られるトランジスタ構造体の降伏電圧が決まる。
例えば、拡散または注入工程などを使用することによって、エピタキシアル層３０４内に埋込みＬＤＤ層３０６が形成される。埋込みＬＤＤ層３０６の形成時には、既知の濃度レベルのｎ型不純物３１０（例えばヒ素またはリン）を使用することが好ましく、したがって、埋込みＬＤＤ層をＮ型ＬＤＤ層と呼ぶことができる。前述のように、埋込みＬＤＤ層３０６の深さは、約０．２ミクロンから約２．０ミクロンの範囲内であることが好ましい。埋込みＬＤＤ層３０６により、得られるＬＤＭＯＳデバイス内に、ドリフト領域の少なくとも一部分が形成される。
エピタキシアル層３０４内に埋込みＬＤＤ層３０６を形成した後、エピタキシアル層上に薄い酸化物層３０８が形成される。薄い酸化物層３０８は、ウェハ３００の上部表面上に、所望の厚さ（例えば、約３００〜４００オングストローム）に成長させ、または堆積させた、例えば二酸化シリコンなどの絶縁材料を含むことができる。ＨＣＤの結果としてキャリアが捕獲できるのは、通常この酸化物層３０８内である。
図４を参照すると、例えば深い拡散または注入工程などを使用することによって、エピタキシアル層３０４内に、ｐ体領域３２０が形成される。拡散工程時には、所定の濃度レベルのｐ型不純物（例えばホウ素）を使用することが好ましい。ＬＤＭＯＳデバイス内の酸化物層３０８の上部表面上に、ゲート３１６およびダミー・ゲート３１８が形成される。例えば化学的気相成長（ＣＶＤ）技術などを使用して、薄い酸化物層３０８の上に形成した多結晶シリコン（ポリシリコン）層からゲート３１６を作製することができる。ゲート３１６の下の薄い酸化物層３０８は、しばしばゲート酸化膜と呼ばれる。当業者には理解されるように、一般に例えば通常のフォトリソグラフィ・プロセスを使用して、ポリシリコン層をパターン形成し、続いてエッチング工程（例えばドライ・エッチング）を実施して、ゲート３１６が形成される。ゲート３１６を形成するのと同様にして、ポリシリコン材料からダミー・ゲート３１８を作製することができる。ダミー・ゲート３１８は、ゲート３１６と同時に形成することが好ましい。
ｐ体領域３２０内にソース領域３１２が形成され、埋込みＬＤＤ領域３０６内にドレイン領域３１４が形成される。例えば、デバイスの各領域３２０、３０６中に、既知の濃度レベルのｎ型不純物（例えばヒ素またはリン）を拡散、または注入することによって、それぞれソースおよびドレイン領域３１２、３１４を形成することができる。ソース領域３１２は、ゲート３１６の周辺端部を使用して、少なくとも部分的にこのソース領域を画定することが好ましく、したがってソース領域３１２は、ゲート３１６に自己整合されているとみなすことができる。
図５は、埋込みＮ型ＬＤＤ領域３０６内に、第２のＬＤＤ領域３２２を形成するための工程を示す。例えば、Ｎ型ＬＤＤ領域３０６中に、既知の濃度レベルのｐ型不純物３２６（例えばホウ素）を注入することによって、第２のＬＤＤ領域３２２を形成することができ、したがって第２のＬＤＤ領域をＰ型ＬＤＤ領域と呼ぶことができる。Ｐ型ＬＤＤ領域３２２は、埋込みＬＤＤ領域３０６に比べて、かなり浅いところに形成されることが好ましい。前述のように、Ｐ型ＬＤＤ領域３２２の深さは、約０．０５ミクロンから約０．５ミクロンの範囲内であることが好ましい。
図から明らかなように、ダミー・ゲート３１８とドレイン領域３１４の間にＰ型ＬＤＤ領域３２２が形成される。Ｐ型ＬＤＤ領域３２２を形成する際には、通常のフォトリソグラフィによるパターン形成プロセスおよびエッチング・プロセスなどを使用することによって、ウェハ３００の上部表面上にフォトレジストの層３２４を堆積させることが好ましい。フォトレジスト層３２４をダミー・ゲート３１８のところで終わらせ、それによってダミー・ゲート３１８とドレイン領域３１４の間の酸化物層３０８を露出したままにすることによって、ｐ注入工程の結果として形成されたＰ型ＬＤＤ領域３２２が、ダミー・ゲート３１８に自己整合され、したがってゲート３１６にも自己整合される。これは、Ｐ型ＬＤＤ領域３２２とゲートの間の距離を精密に制御し、それによって埋込みＮ型ＬＤＤ層３０６とＬＤＭＯＳデバイスのチャネル領域（図示せず）の間に、適正な電気伝導経路を形成することを保証するのに望ましい。
図６は、本発明の他の実施形態に従って例示的ＬＤＭＯＳデバイスを形成した半導体ウェハ６００の少なくとも一部分の断面図を示す。図２に示す実施形態と同様に、好ましくはｎ導電型の埋込みＬＤＤ層６０２を含む例示的ＬＤＭＯＳデバイスが形成される。ウェハ６００の上部表面上に、酸化物（例えば二酸化シリコン）を含むことができる絶縁層６１６が形成される。例示的ＬＤＭＯＳデバイスはさらに、絶縁層６１６上に形成されたゲート６１０、ダミー・ゲート６１２、および整合構造体６１４を含む。好ましくはｐ導電型のボディ領域６１８のほぼ上に、ゲート６１０が形成される。ゲート６１０と整合構造体６１４の間にダミー・ゲート６１２を形成し、ダミー・ゲート６１２とドレイン領域６０６の間に整合構造体６１４を形成することが好ましい。好ましい実施形態では、ゲート６１０、ダミー・ゲート６１２、および整合構造体６１４は、同じ加工工程時などに実質上同時に形成される。
注入または拡散プロセスなどを使用することによって、ボディ領域６１８内に、好ましくはｎ導電型のソース領域６０８が形成される。このソース領域は、ゲート２１０の縁部に自己整合される。同様に、注入または拡散プロセスなどを使用することによって、埋込みＬＤＤ層６０２内にドレイン領域６０６が形成される。ドレイン領域６０６は、整合構造体６１４の第１の縁部に自己整合されることが好ましい。埋込みＬＤＤ層６０２内のゲート６１０とドレイン領域６０６の間に、好ましくはｐ導電型の第２のＬＤＤ領域６０４を形成することができる。整合構造体６１４の第２の縁部に自己整合し、ドレイン領域６０６に自己整合した第１の縁部を有する第２のＬＤＤ領域６０４が形成されることが好ましい。このように第２のＬＤＤ領域６０４を形成することによって、第２のＬＤＤ領域６０４とドレイン領域６０６の間の降伏電圧を実質的により精密に制御し、それによってＬＤＭＯＳデバイス内の信頼性を向上させることができる。さらに、第２のＬＤＤ領域６０４の第２の縁部は、ダミー・ゲート６１２に、したがってゲート６１０に自己整合し、それによってＬＤＭＯＳデバイスの埋込みＬＤＤ層６０２とチャネル領域（図示せず）の間に形成された電気伝導経路をより精密に制御することが可能になる。
以上本明細書では、添付図面を参照して本発明の例示的実施形態を説明してきたが、本発明はそれらの厳密な実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、さまざまな他の変更および修正をその中に加えることができることを理解されたい。

Claims (10)

  1. 第１の導電型の半導体層と、
    前記半導体層内に形成された第２の導電型のソース領域と、
    前記半導体層内に形成され、前記ソース領域から離間された前記第２の導電型のドレイン領域と、
    前記半導体層の上部表面に近接して、少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと、
    前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され、前記ドレイン領域の少なくとも一部の下に形成され、かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる、前記第２の導電型の第１の軽ドープ・ドレイン（ＬＤＤ）領域と、
    前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内に、前記半導体層の前記上部表面の近傍に形成された前記第１の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域とを含み、
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され、かつ
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、前記第１の整合構造体の少なくとも一部の下から前記ドレイン領域に向けて伸び、前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイス。
  2. 前記第１の整合構造体は、前記半導体層の前記上部表面の近傍に、少なくとも部分的に前記ゲート領域と前記ドレイン領域との間に形成され、前記ソース領域に電気的に接続され、前記ゲートから離間され、前記ゲートに対して重ならないシールド構造体を含むことを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
  3. 前記シールド構造体が、前記ゲートと同時に形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
  4. 前記ゲートの下の第１の絶縁層および前記シールド構造体の下の第２の絶縁層が、他の絶縁層と異なる厚さで形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
  5. 前記半導体層の前記上部表面の近傍に、少なくとも部分的に前記第２のＬＤＤ領域と前記ドレイン領域の間に形成された第２の整合構造体をさらに含み、
    前記ドレイン領域が、前記第２の整合構造体の第１の縁部に自己整合され、前記第２のＬＤＤ領域が、前記第２の整合構造体の第２の縁部に自己整合され、その結果前記第２のＬＤＤ領域が前記ドレイン領域に自己整合することを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
  6. 少なくとも１つの金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路であって、前記少なくとも１つのＭＯＳデバイスが、
    第１の導電型の半導体層と、
    前記半導体層内に形成された第２の導電型のソース領域と、
    前記半導体層内に形成され、前記ソース領域から離間された前記第２の導電型のドレイン領域と、
    前記半導体層の上部表面の近傍に、少なくとも部分的に前記ソース領域とドレイン領域の間に形成されたゲートと、
    前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され、前記ドレイン領域の少なくとも一部の下に形成され、かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる、前記第２の導電型の第１の軽ドープ・ドレイン（ＬＤＤ）領域と、
    前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内に、前記半導体層の前記上部表面の近傍に形成された第２の軽ドープ・ドレイン（ＬＤＤ）領域とを含み、
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され、かつ
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、前記第１の整合構造体の少なくとも一部の下から前記ドレイン領域に向けて伸び、前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路。
  7. 金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法であって、
    第２の導電型の半導体層内に、第１の導電型のソース及びドレイン領域を相互に離間するように形成する工程と、
    前記半導体層の上部表面近傍でかつ少なくとも部分的に前記ソース及びドレイン領域の間にゲートを形成する工程と、
    前記半導体層内の前記ゲート領域と前記ドレイン領域の間でかつ、前記ドレイン領域の少なくとも一部の下に、前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる、前記第１の導電型の第１の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程と、
    前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内でかつ、前記半導体層の前記上部表面の近傍に前記第２の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程とを含み、
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され、かつ
    前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は、前記第１の整合構造体の少なくとも一部の下から前記ドレイン領域に向けて伸び、前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
  8. 前記第２のＬＤＤ領域を形成する前記工程が、
    前記半導体層の上部表面の少なくとも一部の上に絶縁層を形成する工程と、
    前記絶縁層の少なくとも一部分の上の、少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に、同一の処理工程において前記ゲートと同時に形成された前記第１の整合構造体を形成する工程と、
    前記第２のＬＤＤ領域が前記前記第１の整合構造体に自己整合するように、前記第１のＬＤＤ領域内に前記第２のＬＤＤ領域を形成する工程とを含み、
    前記第１の整合構造体はシールド構造体を含むことを特徴とする請求項７に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
  9. 前記第２のＬＤＤ領域を形成した後に、前記シールド構造体を除去する工程をさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
  10. 前記シールド構造体を除去する工程と、
    前記シールド構造体の下の前記絶縁層の少なくとも一部分を除去する工程と、
    前記除去されたシールド構造体が形成された前記絶縁層の少なくとも一部分の上に、新しいシールド構造体を形成する工程とをさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
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