JP5334351B2 - 改善された性能および信頼性を有する金属酸化物半導体デバイス - Google Patents

改善された性能および信頼性を有する金属酸化物半導体デバイス Download PDF

Info

Publication number
JP5334351B2
JP5334351B2 JP2004300894A JP2004300894A JP5334351B2 JP 5334351 B2 JP5334351 B2 JP 5334351B2 JP 2004300894 A JP2004300894 A JP 2004300894A JP 2004300894 A JP2004300894 A JP 2004300894A JP 5334351 B2 JP5334351 B2 JP 5334351B2
Authority
JP
Japan
Prior art keywords
layer
trench
conductive
gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004300894A
Other languages
English (en)
Other versions
JP2005123624A (ja
Inventor
アイマン シビブ ムハメッド
シュ シュミン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of JP2005123624A publication Critical patent/JP2005123624A/ja
Application granted granted Critical
Publication of JP5334351B2 publication Critical patent/JP5334351B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、一般に半導体デバイスに関し、より詳細には、高周波性能に著しく影響することなしに改善された信頼性を有するＭＯＳデバイスを形成するための技術に関する。
横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスを含むパワーＭＯＳデバイスは、たとえば無線通信システムにおける電力増幅器などの様々な用途に使用される。従来のＬＤＭＯＳデバイスにおいて、ホット・キャリア注入（ＨＣＩ）効果、軽くドープされたドレイン（ＬＤＤ）領域における電流集中（ｃｕｒｒｅｎｔ ｃｒｏｗｄｉｎｇ）および／または電界分布は、デバイスの性能および信頼性に望ましくない影響を及ぼすことが知られている現象の一部である。
ＭＯＳデバイスにおけるＨＣＩは一般にデバイスのゲート酸化物が加熱され、その後それにキャリアが注入され、その結果デバイスのゲートの近傍および下に界面状態および酸化物電荷の局所的および不均一な蓄積が生じることに起因する。当技術分野でよく知られているように、シリコン基板上面と基板上に形成された酸化物層の間の界面の捕捉電荷と一般に定義される界面状態の蓄積は一般に、シリコンと酸化物の界面の近傍の高電界分布に起因する。この現象は、しきい電圧、相互コンダクタンス、ドレイン電流などを含む、ＭＯＳデバイスのいくつかの特性の変化を生じ、したがってデバイスの性能および信頼性に望ましくない影響を及ぼすことがある。ＨＣＩはＭＯＳデバイスのシリコンと酸化物の界面における内部電界分布の強い関数であることが知られている。
ＬＤＭＯＳデバイスにおけるＨＣＩ効果をある程度低減するために、デバイスのソース領域への電気的接続を与えるソース金属を、遮蔽構造を形成するためにゲート上に延長することができることが知られている。したがって、ソース接点を使用して、ゲート上にゲートのコーナの近傍の高電界集中を低減するのを助けるファラデー・シールドを形成することができる。しかし、ファラデー・シールドは、ＨＣＩ効果の制限された低減を与えることができるが、一般にデバイスのＬＤＤ領域における電流集中および閉じ込めを低減しない。主としてＨＣＩに寄与するのは、特にゲートの縁部の近傍およびデバイスにおけるシリコンと酸化物の界面の近傍の薄いＬＤＤ領域におけるこの電流集中および閉じ込めである。
追加の欠点として、従来の遮蔽構造は、ゲートの抵抗Ｒｇを劇的に低減し、したがってＬＤＭＯＳデバイスの高周波性能を制限する１つの知られている方法である全ゲート金属化を妨げる。ＭＯＳデバイスの出力ゲインがデバイスのゲート抵抗に逆比例するので、ゲート抵抗を増大すると、特に増幅器用途において望ましくないデバイスの出力ゲインの低減をもたらす。
米国特許出願第１０／６２３９８３号
したがって、一般に従来のＭＯＳデバイスに影響を及ぼす少なくとも上記の欠点のない改善された性能および信頼性が可能なＭＯＳデバイスが必要である。さらに、そのようなＭＯＳデバイスが完全にＣＭＯＳプロセス技術と適合性があれば望ましいであろう。
本発明は、ＭＯＳデバイスにおけるＨＣＩ、電流集中および／または高電界分布を含む望ましくない影響を低減し、したがってデバイスの高周波性能に望ましくない影響を及ぼすことなく性能および信頼性を改善するための技術を提供する。さらに、本発明による技術は、（たとえば従来のＣＭＯＳ適合プロセス技術を使用して、たとえばＬＤＭＯＳデバイスなどの集積回路（ＩＣ）デバイスを製作するために使用することができる。したがって、ＩＣデバイスを製造するコストは著しく増大しない。
本発明の一態様によれば、ＭＯＳデバイスは、第１の導電型の基板、および基板の少なくとも一部分に形成された第２の導電型の第２の層を備える半導体層を含む。第２の導電型の第１および第２のソース／ドレイン領域が第２の層の上面の近傍の第２の層に形成され、第２の層は第１のソース／ドレイン領域から横方向に離間する。ゲートが第２の層の上面の近傍の第２の層の上および少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域の間に形成される。ＭＯＳデバイスは、ゲートと第２のソース／ドレイン領域の間の第２の層に形成された導電性トレンチをさらに含み、トレンチは半導体層の上面の近傍に形成され、第２の層を通って基板までほぼ垂直に延びる。
少なくとも１つのトレンチは好ましくは、第２のソース／ドレイン領域の電圧が増大するように構成され、空乏領域がトレンチの近傍の領域をほぼ充填するようにトレンチから外側に広がる。ＭＯＳデバイスは、高周波性能を著しく劣化させることなく、ゲートの近傍で、特に半導体層の上面の近傍の領域において、低減したＨＣＩ効果、低減した電流集中および／またはゲートの近傍の低減したピーク電界を与える。さらに、ＭＯＳデバイスはＣＭＯＳプロセス技術とほぼ適合する。
本発明のこれらおよび他の特徴および利点は、添付の図面とともに読むべき、本発明の例示的な実施形態についての以下の詳細な説明から明らかになろう。
本発明について本明細書では、個別ＲＦＬＤＭＯＳトランジスタならびに他のデバイスおよび／または回路を形成するのに適した例示的なＣＭＯＳ集積回路製作技術の文脈で説明する。しかし、本発明はこれまたは任意の特定のデバイスまたは回路の製作に限定されないことを諒解されたい。むしろ、本発明は、ＨＣＩ、電流集中および／または高電界分布を含む影響を緩和し、それによってデバイスにおける高周波性能に著しく影響することなくデバイスの性能および信頼性を改善することが望ましい任意のＭＯＳデバイスによって一般に適用可能である。
本発明の実装について本明細書では特にＬＤＭＯＳデバイスを参照しながら説明するが、本発明の技術は、当業者なら理解されるように、限定はしないが、改変を有するまたは有しない、垂直拡散ＭＯＳ（ＤＭＯＳ）デバイス、拡張ドレインＭＯＳデバイスなどの他のデバイスに同様に適用可能であることを理解されたい。さらに、本発明について本明細書ではｐ−チャネルＭＯＳデバイスの文脈で説明するが、ｐ−チャネル実施形態に与えられるものとは反対の極性を代用するだけでｎ−チャネルＭＯＳデバイスを形成することもできること、および本発明の技術および利点は代替実施形態に同様に適用されることを当業者ならよく理解されよう。
添付の図に示される様々な層および／または領域は一定の縮尺で描かれていないことがあることを理解されたい。さらに、そのような集積回路構造で通常使用されるタイプの１つまたは複数の半導体層は説明を簡単にするために所与の図に明示的に示されていないことがある。これは明示的に示されていない半導体層は実際の集積回路デバイスにおいて省略されることを暗示しない。
図１は本発明の技術を実装するため改変することができる半導体ウエハ１００の少なくとも一部分の断面図を示す。ウエハ１００は、基板１０２の上に形成されたＬＤＭＯＳデバイスを含む。ＬＤＭＯＳデバイスは、ウエハ１００のエピタキシャル層１０４に形成されたソース領域１０６およびドレイン領域１０８を含む。ＬＤＭＯＳデバイスは、デバイスのチャネル領域１１２の上に形成されたゲート１１０をさらに含む。チャネル領域１１２は少なくとも部分的にソース領域とドレイン領域の間に形成される。チャネル領域１１２とチャネル領域１０８の間に形成された第１のＬＤＤ領域（Ｉｄｄ１）１１４および第２のＬＤＤ領域（ｌｄｄ２）１１６を備えることができるＬＤＭＯＳデバイスのエピタキシャル層１０４にはドリフト領域が一般に形成される。ＬＤＭＯＳデバイスにおけるソース領域１０６は、ソース領域１０６に隣接し、チャネル領域１１２の反対側に横方向に延びるエピタキシャル層１０４に形成された本体領域（ｐ−本体）１１８を含むことができる。デバイスのソース、ドレインおよびゲートを電気的に絶縁するため、およびデバイスを保護するために酸化物層１２４が一般にウエハ１００の上面に形成される。
ＬＤＭＯＳデバイスはドレイン接点１２０およびソース接点１２２をさらに含み、その各々は酸化物層１２４の中またはそれを通って形成し、それぞれドレイン領域１０８およびソース領域１０６に電気的に接続することができる。また、エピタキシャル層１０４を通って形成される、ソース領域１０６と基板１０２の間の低抵抗（たとえば約１オーム毎平方未満）の電気経路を与えるために１つまたは複数のトレンチ・シンカ１２８を介してソース領域１０６への電気接点を基板１０２の下面から作ることができる。また、ゲート１１０への電気接点を与えるためにゲート接点（図示せず）が含まれる。
少なくとも一部分にゲート１１０のコーナの近傍の比較的高電界集中およびシリコンの上面と酸化物層１２４の間の界面へのゲートの相対的密接のために、ＨＣＩはしばしばゲート１１０の縁部に直ぐ近傍の第１のＬＤＤ領域１１４の近くのシリコンと酸化物の界面に起こる。ＬＤＭＯＳデバイスにおけるＨＣＩを低減するために、ソース接点１２２はゲート１１０の上に延長し、遮蔽構造を形成するようにゲートとドレイン領域１０８の間のウエハ１００の上面の近傍で終えることができる。したがって、ソース接点１２２は、ゲート１１０のコーナの近くの高電界集中の分布を助けるゲート１１０の上にファラデー・シールドを形成する。図示されていないが、別法として、本明細書でダミー・ゲートと呼ばれる別個の遮蔽構造をゲート１１０に相対密接して、ゲート１１０とドレイン領域１０８の間で、ウエハ１００の上面に近接して（たとえば２００ナノメートル（ｎｍ））形成することができる。使用した場合、ダミー・ゲートはソース領域１０６に電気的に接続（たとえばストラッピングされる）。
遮蔽構造（たとえばファラデー・シールドまたはダミー・ゲート）を使用すると酸化物層１２４とエピタキシャル層１０４の上面の間のシリコンと酸化物の界面におけるＨＣＩ劣化を低減するのを助けることができるが、ＨＣＩ劣化は遮蔽構造の縁部に直ぐ近傍の第２のＬＤＤ領域１１６の近くのシリコンと酸化物の界面において一般に増大することになる。ＨＣＩ劣化は少なくとも第１のＬＤＤ領域１１４のドーピング濃度を下げることによってさらに低減することができる。しかし、これは残念ながらデバイスに関連したオン抵抗の増大を引き起こすことになる。したがって、従来のＬＤＭＯＳデバイスでは、デバイスのオン抵抗とＨＣＩ効果の間に存在するトレードオフがしばしばある。
図２は本発明の技術が実装される半導体ウエハ２００の少なくとも一部分の断面図を示す。上記のように、図に示される様々な層および／または領域は一定の縮尺で描かれていなことがあり、いくつかの通常使用される半導体層は説明を簡単にするために省略してあることがある。ウエハ２００は、半導体基板上２０２に形成された例示的なＬＤＭＯＳＤデバイスを含む。基板２０２は通常単結晶シリコンから形成されるが、限定はしないが、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などの代替材料を使用することができる。さらに、基板２０２は、材料の導電性（たとえばｎ型またはｐ型）を変更するために拡散や注入工程などによって不純物またはドーパントを追加することによって改変してあることがある。本発明の好ましい実施形態において、基板２０２はｐ型導電性のものであり、したがってｐ基板と呼ぶことがある。
本明細書で使用することがある「半導体層」という用語は、他の材料を形成することができる任意の半導体材料をさすことがある。半導体層は、たとえば基板２０２などの単一の層を備えることができ、または、たとえば基板２０２およびエピタキシャル層２０４などの多数の層を備えることができる。本発明の好ましい実施形態において、エピタキシャル層２０４はｎ型導電性のものである。半導体ウエハ２００は、エピタキシャル層２０４を有するまたは有しない基板２０２を備え、好ましくは基板上に形成された１つまたは複数の他の半導体を含む。「ウエハ」という用語は、シリコンがウエハを備える半導体材料として一般に使用されるので、「シリコン本体」という用語と交換可能にしばしば使用される。「ウエハ」という用語は、多数ダイ・ウエハ、単一ダイ・ウエハ、または回路要素を形成することができる半導体材料の他の構成を含むことができる。
例示的なＬＤＭＯＳデバイスは、注入または拡散プロセスなどによって、ウエハ２００のエピタキシャル層２０４に形成されたソース領域２０６およびドレイン領域２０８を含む。ソース領域およびドレイン領域は好ましくは、必要に応じて材料の導電性を選択的に変更するために既知の濃度レベルの不純物（たとえばホウ素、リンなど）で、注入プロセスなどによってドープされる。好ましくは、ソース領域２０６およびドレイン領域２０８は、活性領域をデバイスに形成することができるように基板２０２の導電性型とは反対の、それに関連する導電性を有する。本発明の好ましい実施形態において、ソース領域２０６およびドレイン領域２０８はｎ型導電性である。ウエハ２００のエピタキシャル層２０４を通る１つまたは複数のトレンチ・シンカ２２６を形成することによってソース領域と基板２０２の間の低抵抗（たとえば約１０オーム毎平方未満の）電気経路を与えることができる。トレンチ・シンカ２２６は、（たとえば当業者なら理解されるように、基板２０２を露出させるために（たとえばフォトリソグラフィ・パターニングおよびエッチングによって）エピタキシャル層２０４に開口を形成し、開口を電気的導電性材料などで充填することによって、従来の様式で形成することができる。本発明の好ましい実施形態において、トレンチ・シンカ２２６はｐ型導電性のものである。
単純なＭＯＳデバイスの場合、ＭＯＳデバイスは本来対称的であり、したがって双方向性であるので、ＭＯＳデバイスにおけるソースおよびドレインの指定は本質的に任意である。したがって、ソース領域およびドレイン領域は一般に、それぞれ第１および第２のソース／ドレイン領域と呼ぶことができ、この文脈での「ソース／ドレイン」はソース領域またはドレイン領域をさす。一般に双方向性でないＬＤＭＯＳデバイスでは、そのようなソースおよびドレインの指定は任意に割り当てることができない。
例示的なＬＤＭＯＳデバイスは従来の注入プロセスおよび拡散プロセスなどによってエピタキシャル層２０４に形成された本体領域２１６を含む。本体領域２１６は好ましくはソース領域２０６に隣接して形成され、ドレイン領域２０８と反対方向に横方向に延びる。本体領域２１６は好ましくは、必要に応じて材料の導電背を選択的に変更するために周知の濃度レベルの不純物を有する従来の注入工程によるようにドープされる。好ましくは、本体領域２１６がソース領域２０６の導電性型と反対であるこれと関連する導電性型を有する。本発明の好ましい実施形態において、本体領域２１６はｐ型導電性であり、したがってｐ−本体と呼ばれる。
チャネル領域２１４は、エピタキシャル層２１４と絶縁層２１２の間の界面の直ぐ下の例示的なＬＤＭＯＳデバイスの上面の近傍に形成され、絶縁層は好ましい実施形態では酸化物（たとえば二酸化ケイ素（ＳｉＯ２））で形成されるが、他の適切な絶縁材料（たとえば窒化シリコン）を使用することができる。エピタキシャル層２０４はしばしばシリコンを備えるので、この界面をシリコンと酸化物の界面と呼ぶことができる。チャネル領域２１４は少なくとも部分的にＬＤＭＯＳデバイスにおけるソース領域２０６の下に、それに隣接して形成される。チャネル領域２１４は基板と同じ導電性型、例示的なデバイスでは好ましくはｐ―型を有する材料で形成することができ、したがってｐ−チャネルと呼ぶことができる。
例示的なＬＤＭＯＳデバイスは、チャネル領域２１４の少なくとも一部分の上に、ウエハ２００のシリコンと酸化物の界面の近傍に形成されたゲート２１０をさらに含む。ゲートは、たとえばポリシリコン材料を備えることができるが、他の適切な材料（たとえば金属）を同様に使用することができる。ゲート２１０は絶縁層２１２によってウエハの活性領域から電気的に絶縁される。ゲート２１０の下の絶縁層は好ましくは酸化物（たとえば二酸化ケイ素）を備えるので、この絶縁層２１２を本明細書ではゲート酸化物と呼ぶことができる。
本明細書でダミー・ゲートと呼ぶことができる遮蔽電極２１８は好ましくは例示的なＬＤＭＯＳデバイスにおいてゲート２１０とドレイン領域２０８の間に形成される。たとえばポリシリコンを備えることができるダミー・ゲート２１８はゲート２１０から横方向に離間し、好ましくはゲートに対してほぼ重ならない。図示されていないが、例示的なＬＤＭＯＳデバイスにおけるダミー・ゲート２１８は、使用時、好ましくは、ダミー・ゲートとソース領域の間に導電層（たとえばアルミニウム、金など）などを形成することによってソース領域２０６に電気的に接続（たとえばストラッピング）される。ゲート２１０と同様に、ダミー・ゲート２１８は好ましくはダミー・ゲートをウエハの活性領域から電気的に絶縁するために絶縁層２１２上に形成される。前に説明したように、ダミー・ゲート２１８はゲート２１０のコーナの近くでシリコンと酸化物の界面の近傍のＨＣＩを効果的に低減する。本発明とともに使用するのに適したダミー・ゲートは、たとえば参照により本明細書に組み込まれる２００３年７月１５日に出願された「Ｓｈｉｅｌｄｉｎｇ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｕｓｅ ｉｎ ａ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ」という名称の関係する米国特許出願第１０／６２３９８３号に記載されている。
本発明の好ましい実施形態において、ダミー・ゲート２１８は同じプロセス工程でゲート２１０と同時に形成される。このようにして、ダミー・ゲート２１８は好ましくはゲート２１０に自己整合する。ゲート２１０およびダミー・ゲート２１８の下の絶縁層２１２（たとえば二酸化ケイ素）の厚さはほぼ同じとすることができる。したがって、ゲート２１０と同様に、ダミー・ゲート２１８は好ましくはウエハ２００のシリコンと酸化物の界面に相対的に密接して（たとえば２００ナノメートル（ｎｍ））形成される。しかし、ゲート２１０およびダミー・ゲート２１８の下の絶縁層２１２が相対的な厚さが同じである必要はないことを理解されたい。さらに、ゲート２１０に対するダミー・ゲート２１８のサイズおよび形状はほぼ同じとすることができるが、ゲートおよび／またはダミー・ゲートの構成は図示の正確なサイズまたは形状に限定されないが、当業者なら理解されるように代替構成で形成することができる。
ソース接点２２２およびドレイン接点２２４は、当業者なら理解されるように、それぞれソース領域２０６およびドレイン領域２０８への電気的接続を与えるために、たとえば従来のフォトリソグラフィ・パターニングおよびエッチングなどによってウエハ２００の上面に形成することができる。ソース接点およびドレイン接点は、たとえばアルミニウムや金などの金属を備えることができる。また、トレンチ・シンカ２２６は上記で説明したようにソース領域２０６と基板２０２の間に比較的低抵抗の電気経路を与えるので、ソース領域２０６への接続を基板の下面に作ることができる。また、ゲート２１０に電気的接続を与えるために、ゲート接点（図示せず）をウエハ２００の上面または代替場所に形成することができる。
本発明の重要な態様は、チャネル領域２１４とドレイン領域２０８の間の、ＬＤＭＯＳデバイスのエピタキシャル層２０４における１つまたは複数の導電性トレンチ２２０の形成である。所与のトレンチ２２０はウエハの上面と基板２０２の間に低抵抗電気経路を与えるために溝（たとえばｖ溝）、拡散シンカ、または代替構造を備えることができる。単一のトレンチを使用することができるが、本発明の好ましい実施形態では複数のトレンチ２２０が利用され、トレンチの各々は好ましくはウエハ２００の上面と基板２０２の間の、エピタキシャル層２０４をほぼ垂直に延びる。
当業者なら理解されるように、たとえば基板２０２を露出させるために（たとえばフォトリソグラフィ・パターニングおよびエッチングによって）エピタキシャル層２０４に開口またはｖ溝を形成し、トレンチを導電性材料（たとえばドープされたポリシリコン、金属、シリサイドなど）で充填することによって、トレンチ２２０を従来の様式で形成することができる。あるいは、トレンチ２２０は拡散シンカを備えることができ、拡散シンカは、たとえばシリコンの表面を重不純物事前堆積（たとえばホウ素）でドープするか、または極めて高い線量のイオン注入物を注入し、次いでこれを基板まで高温で駆動することによって、従来の様式で形成することができる。本質的に、トレンチはソース領域と同様に一般に接地電位にある基板に電気的に接続されるので、トレンチ２２０の追加は有利にはデバイスのエピタキシャル層のより深くにダミー・ゲート２１８の概念および関連する利益を拡張する。
トレンチ２２０はゲート２１０の近傍の領域を高電界濃度を受けることから保護するためにデバイスに形成される空乏層を再成形する。これは、少なくとも一態様では、空乏層の広がりおよび／またはデバイスにおける電界の分布を制御するようにトレンチ２２０を構成することによって達成される。したがって、本発明の一態様によれば、トレンチ２２０は好ましくは、ドレイン領域２０８の電圧が増大すると、空乏層がトレンチから広がってトレンチの間の領域をほぼ充填するようにエピタキシャル層２０４に形成される。このようにして、ドレイン領域２０８とゲート領域２１０の間の領域はほぼピンチ・オフし、それによってゲートの近傍の電流濃度、したがって電界濃度を低減する。本発明の他の態様において、全ドレイン面積を効果的に制限し、したがってデバイスのゲート・ドレイン間キャパシタンスを制限するためにドレイン領域２０８の端部の周辺部の周りにトレンチを配置することもができる。ゲート・ドレイン間キャパシタンスを低減すると有利にはデバイスの高周波性能が改善される。
旧来、電流密度、したがって電界濃度は、特にチャネル領域が湾曲している場合、ゲート２１０の近傍のチャネル領域２１４に沿って著しく高くなり、それによってＨＣＩが発生する可能性が高くなる。トレンチ２２０は、少なくとも一態様では、ＨＣＩ効果を低減するために空乏層の広がりおよびゲート２１０の近傍の電界の分布を制御することによってチャネル領域２１４の湾曲を有益には制御することができる。従来、チャネル領域および空乏層の成形はＬＤＤ領域（たとえば図１に示す１１４および１１６）によって制御される。これらのＬＤＤ領域は一般に、シリコンと酸化物の界面の近傍のエピタキシャル層における非常に浅い（たとえば約０．０５ミクロン〜約Ｏ．５ミクロンの範囲の）注入領域によって形成される。デバイス中の電流のバルクはＬＤＤ領域を流れるので、電界は本来シリコンと酸化物の界面の近くに集中し、したがってＨＣＩの可能性を高める。
トレンチ２２０の追加は有益には、ＨＣＩのかなりの増大なしに、エピタキシャル層２０４の少なくとも一部分のドーピング濃度を、たとえば標準のＬＤＭＯＳデバイスのドーピング・レベルと比較して少なくとも２桁だけ著しく増大させる（たとえば約１×１０１２〜約２×１０１２原子毎平方センチメートルの代表的なドーピング濃度と比較して、約２×１０１２〜４×１０１２原子毎平方センチメートル）。このようにして、１つまたは複数の従来のＬＤＤ領域を省略することができ、エピタキシャル層２０４およびトレンチ２２０がＬＤＤ領域の機能に取って代わる。エピタキシャル層２０４はＬＤＤ領域と比較して著しく深く形成されるので、ＬＤＭＯＳデバイス中の電流はシリコンと酸化物の界面の近傍に集中するよりも、より簡単に分布することができ、したがってＨＣＩ効果の低減に寄与する。さらに、エピタキシャル層のドーピング濃度を増大することによって、一般にＬＤＤ領域および／またはエピタキシャル層のドーピング・レベルの関数であるデバイスのオン抵抗も有利には低減される。したがって、本発明の技術によってＭＯＳデバイスを形成することによって、オン抵抗およびＨＣＩ効果の低減を同時に達成することができる。
互いに対するトレンチ２２０の数および間隔は、少なくとも一部は、エピタキシャル層２０４のドーピング濃度に基づく。本発明の例示的な実施形態において、トレンチは、約１０１６原子毎立法センチメートル程度のドーピング濃度を有するｎ型エピタキシャル層において約２〜約３ミクロンの距離互いに離間することができる。所与のトレンチ間隔に対して、最適に利用されるトレンチの数は、少なくとも一部は、ドレイン領域２０８の幅に基づく。たとえば、ドレイン領域の幅が増大すると、トレンチ２２０の数は好ましくは同じ相対利益を維持するために相応して増大する。
好ましい実施形態において、トレンチ２２０の少なくとも一部分は、たとえばトレンチを形成する壁をライニングする酸化物（たとえば二酸化ケイ素）などの絶縁材料２２８、およびたとえばトレンチをほぼ充填するポリシリコンなどの導電層２３０を備える。トレンチを充填するために使用されるポリシリコン材料は好ましくは、トレンチに低抵抗電気経路（たとえば１オーム毎平方）を形成するために既知の濃度レベルの不純物（たとえばホウ素またはリン）でドープされる。必要ではないが、トレンチ２２０の壁をライニングする絶縁材料２２８は、より軽くドープされたエピタキシャル層２０４へのより多くドープされた導電性材料２３０の外拡散を制御することを助ける。
図３Ａ−３Ｄは本発明の一実施形態による、図２に示される例示的なＬＤＭＯＳデバイスを形成するのに使用することができる例示的な方法における工程を示す。例示的な方法について従来のＣＭＯＳ適合半導体製作プロセス技術の文脈で説明する。本発明はデバイスを製作するためのこれまたは任意の特定の方法に限定されないことを理解されたい。さらに、前述のように、図に示される様々な層および／または領域は一定の縮尺で示されていないことがあり、いくつかの通常使用される半導体層は説明を簡単にするため省略することができる。
図３Ａは本発明の技術を実装することができる例示的な半導体ウエハ３００の少なくとも一部分の断面を示す。ウエハ３００は基板３０２および基板３０２上に形成されたエピタキシャル層３０４を含む。基板３０２は高導電性を有するｐ＋型基板であることが好ましいが、別法としてｎ＋型基板を使用することができる。当業者なら理解されるように、ｐ＋基板は所望の濃度（たとえば約５×１０１８〜約５×１０１９原子）のｐ型不純物またはドーパント（たとえばホウ素）を添加することによって形成することができる。次いでエピタキシャル層３０４をウエハ表面全体に成長させる。エピタキシャル層３０４はｎ型不純物を添加することによって改変することもできる。得られたトランジスタ構造の破壊電圧は、少なくとも一部は、エピタキシャル層３０４の厚さおよび不純物濃度によって決定される。
Ｐ本体領域３０６は、たとえば深拡散工程または注入工程などを使用することによってエピタキシャル層３０４に形成される。拡散工程中、既知の濃度レベルのｐ型不純物（たとえばホウ素）が好ましくは使用される。ゲート３０８はＬＤＭＯＳデバイスにおける酸化物層３１０の上面に形成される。ゲート３０８は、たとえば化学気相堆積（ＣＶＤ）技術などを使用することによって酸化物層３１０の上に形成された薄い（たとえば約３００〜４００オングストロームの）多結晶シリコン（ポリシリコン）層から製作される。ゲート３０８の下の酸化物層３１０はしばしばゲート酸化物と呼ばれる。ポリシリコン層は一般に、（たとえば当業者が理解しているように、ゲート３０８を形成するために従来のフォトリソグラフィ・プロセスおよびその後エッチング工程（たとえばドライ・エッチング）などを使用することによってパターニングされる。図示されていないが、ダミー・ゲートを酸化物層３１０の上に製作することもできる。ダミー・ゲートを使用した場合、ダミー・ゲートは好ましくはＰ本体領域３０６の反対の方向にゲート３０８から横方向に離間する。ゲート３０８と同様に、ダミー・ゲートはポリシリコン材料を備えることができる。
ソース領域３１２はＰ本体領域３０６に形成され、ドレイン領域３１４はエピタキシャル領域３０４に形成される。ソース領域３１２およびドレイン領域３１４は、たとえば既知の濃度レベルのｎ型不純物（たとえばヒ素またはリン）をデバイスのそれぞれの領域３０６、３０４に拡散または注入することによって形成することができる。ソース領域３１２は好ましくは、ソース領域を少なくとも部分的に画定するためにゲート３０８の周端部を使用し、したがってソース領域３１２はゲート３０８に自己整合すると考えることができる。
図３Ｂは導電性トレンチが形成されることになるウエハ３００に開口３１６を形成するプロセスを示す。開口３１６はウエハ３００の上面のフォトレジスト（図示せず）の層を堆積させ、従来のフォトリソグラフィ・パターニングおよびその後エッチング工程を使用してウエハの不要な部分を除去する。開口３１６は好ましくは図示の基板３０２を露出させるためにエピタキシャル層３０４に（たとえば反応性イオン・エッチング（ＲＩＥ）、ドライ・エッチングなどを使用して）形成される。
図３Ｃは開口３１６の少なくとも側壁３１７に酸化物層３１８を形成する工程を示す。酸化物層３１８は、限定はしないが、二酸化ケイ素などの絶縁材料を備えることができる。酸化物層層３１８は、たとえば従来の酸化プロセスを使用して、図３Ａに示されるゲート酸化物層３１０と同様の所望の厚さ（たとえば約３００〜４００オングストローム）に形成することができる。例示的な酸化プロセスにおいて、熱酸化工程などによって約５０オングストロームの酸化物を成長させることができ、化学気相堆積（ＣＶＤ）工程などによって約３００オングストロームの酸化物を開口３１６の少なくとも側壁３１７に堆積させることができる。また、酸化物層３１８を開口３１６の底３１９に形成することができる。上記で説明したように、開口３１６の側壁３１７を覆う酸化物層３１８は本発明の要件ではないが、そのような酸化物層は、開口を充填するため使用される導電性材料（図示せず）の、ウエハ３００のエピタキシャル層３０４への外拡散を防ぐのを助けるバリアを与えるので好ましい。
図３Ｄはプラグ形成プロセスを示す。このプロセス中、たとえば従来のエッチング工程（たとえばＲＩＥ工程、ドライ・エッチングなど）を使用して、開口３１６の少なくとも底３１９（図３Ｃ参照）から酸化物層３１８をほぼ除去して基板３０２を露出させ、まだ開口３１６の側壁の酸化物層３１８をほぼそのままの状態で残す。次いで、たとえばドープされたポリシリコン、金属（たとえばアルミニウム）などの導電性材料３２０を開口３１６に配設して開口をほぼ充填する。開口３１６の導電性材料はエピタキシャル層３０４に導電バイア３２２を形成し、基板３０２とウエハ３００の上面の間にほぼ低抵抗の電気経路を与える。酸化物層３１８は導電バイア３２２の少なくとも側壁にほぼ整列し、それによって上述のように導電性材料３２０がエピタキシャル層３０４に外拡散するのを防ぐ。
本発明の例示的な実施形態について添付の図面を参照ながら本明細書で説明したが、本発明はこれらの正確な実施形態に限定されず、当業者なら首記の特許請求の範囲を逸脱することなく様々な他の変更および改変を行うことができることを理解されたい。
本発明の技術を実装することができるＬＤＭＯＳデバイスの少なくとも一部分を示す断面図である。 本発明の例示的な実施形態によって形成された例示的なＬＤＭＯＳデバイスの少なくとも一部分を示す断面図である。 図２に示す例示的なＬＤＭＯＳデバイスを形成するのに使用することができる例示的な半導体製作プロセスにおける工程を示す断面図である。 図２に示す例示的なＬＤＭＯＳデバイスを形成するのに使用することができる例示的な半導体製作プロセスにおける工程を示す断面図である。 図２に示す例示的なＬＤＭＯＳデバイスを形成するのに使用することができる例示的な半導体製作プロセスにおける工程を示す断面図である。 図２に示す例示的なＬＤＭＯＳデバイスを形成するのに使用することができる例示的な半導体製作プロセスにおける工程を示す断面図である。

Claims (8)

  1. 第１の導電型の基板および前記基板の少なくとも一部分の上に形成された第２の導電型の第２の層を備える半導体層と、
    前記第２の層の上面の近傍の前記第２の層に形成された前記第２の導電型のソース領域と、
    前記第２の層の上面の近傍の前記第２の層に形成され、前記ソース領域から横方向に離間するドレイン領域と、
    前記第２の層の上面の近傍の前記第２の層の上および少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと、
    前記ゲートと前記ドレイン領域の間の前記第２の層に形成された少なくとも１つの導電性トレンチであって、前記半導体層の前記上面の近傍に形成され、前記第２の層を通って前記基板までほぼ垂直に延びる少なくとも１つのトレンチとを備え、
    前記少なくとも１つのトレンチが、前記トレンチを形成する側壁をほぼライニングする絶縁材料を備え、前記トレンチが導電性材料でほぼ充填され、該導電性材料の底面と該基板とが電気的に接触する金属酸化物半導体（ＭＯＳ）デバイス。
  2. 前記第２の層がエピタキシャル層を備える請求項１に記載のデバイス。
  3. 前記少なくとも１つのトレンチは、前記ドレイン領域の電圧が増大すると、空乏領域が前記トレンチから広がって、前記少なくとも１つのトレンチの間の領域をほぼ充填し、これによって前記デバイスにおけるホット・キャリア注入を低減するように構成される請求項１に記載のデバイス。
  4. 該少なくとも１つのトレンチは、少なくとも第１の導電性トレンチと第２の導電性トレンチをさらに備え、前記少なくとも第１の導電性トレンチと第２の導電性トレンチが互いに離間し、前記ドレイン領域の電圧が増大すると、空乏領域が前記第１の導電性トレンチ及び第２の導電性トレンチから広がって、前記第１の導電性トレンチと第２の導電性トレンチとの間の領域をほぼ充填し、これによって前記デバイスにおけるホット・キャリアの注入を低減するように構成される請求項１に記載のデバイス。
  5. 前記半導体層の上面の近傍および前記ゲートと前記ドレインとの間に形成された遮蔽構造をさらに備え、前記遮蔽構造が前記ソース領域に電気的に接続され、前記ゲートから横方向に離間し、前記ゲートに対してほぼ重ならない請求項１に記載のデバイス。
  6. 第１の導電型の基板および該基板の少なくとも一部分の上に形成された第２の導電型の第２の層を備える半導体層の上面の近傍にゲートを形成する工程と、
    前記第２の層の上面の近傍の前記第２の層に第２の導電型のソース領域およびドレイン領域を形成する工程であって、前記ソース領域が前記ドレイン領域から横方向に離間し、前記ゲートが少なくとも部分的に前記ソースと前記ドレイン領域との間に形成される、工程と、
    前記ゲートと前記ドレイン領域との間の前記第２の層に少なくとも１つの導電性トレンチを形成する工程であって、前記少なくとも１つの導電性トレンチが前記半導体層の上面の近傍に形成され、前記第２の層を通って前記基板までほぼ垂直に延びる、工程とを備え、
    前記少なくとも１つの導電性トレンチが、前記少なくとも１つの導電性トレンチを形成する側壁をほぼライニングする絶縁材料を備え、前記少なくとも１つの導電性トレンチが導電性材料でほぼ充填され、該導電性材料の底面と該基板とが電気的に接触する金属酸化物半導体（ＭＯＳ）デバイスを形成するための方法。
  7. １つまたは複数の金属酸化物半導体（ＭＯＳ）デバイスを備える集積回路（ＩＣ）デバイスであって、前記ＭＯＳデバイスの少なくとも１つが、
    第１の導電型の基板および前記基板の少なくとも一部分の上に形成された第２の導電型の第２の層を備えた半導体層と、
    前記第２の層の上面の近傍の前記第２の層に形成された前記第２の導電型のソース領域と、
    前記第２の層の前記上面の近傍の該第２の層に形成され、前記ソース領域から横方向に離間する前記第２の導電型のドレイン領域と、
    前記第２の層の上面の近傍の第２の層の上および少なくとも部分的に前記ソース領域と前記ドレイン領域との間に形成されたゲートと、
    前記ゲートと前記ドレイン領域との間の前記第２の層に形成された少なくとも１つの導電性トレンチであって、前記少なくとも１つの導電性トレンチが前記第２の層の上面の近傍に形成され、前記第２の層を通って前記基板までほぼ垂直に延びる、少なくとも１つの導電性トレンチとを備え、
    前記少なくとも１つの導電性トレンチが、前記少なくとも１つの導電性トレンチを形成する側壁をほぼライニングする絶縁材料を備え、前記少なくとも１つの導電性トレンチが導電性材料でほぼ充填され、該導電性材料の底面と該基板とが電気的に接触する集積回路（ＩＣ）デバイス。
  8. 前記少なくとも第１及び第２のトレンチが、互いに、及び、前記ソース領域と該ドレイン領域との間のデバイスに形成されたチャネル領域に対して離間し、前記第１のトレンチ及び第２のトレンチは前記チャネル領域の湾曲を制御するように構成される請求項４記載のデバイス。
JP2004300894A 2003-10-17 2004-10-15 改善された性能および信頼性を有する金属酸化物半導体デバイス Active JP5334351B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/688231 2003-10-17
US10/688,231 US7005703B2 (en) 2003-10-17 2003-10-17 Metal-oxide-semiconductor device having improved performance and reliability

Publications (2)

Publication Number Publication Date
JP2005123624A JP2005123624A (ja) 2005-05-12
JP5334351B2 true JP5334351B2 (ja) 2013-11-06

Family

ID=34521123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004300894A Active JP5334351B2 (ja) 2003-10-17 2004-10-15 改善された性能および信頼性を有する金属酸化物半導体デバイス

Country Status (4)

Country Link
US (2) US7005703B2 (ja)
JP (1) JP5334351B2 (ja)
KR (1) KR101044528B1 (ja)
TW (1) TWI325181B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7220633B2 (en) * 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7074659B2 (en) * 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US7038274B2 (en) 2003-11-13 2006-05-02 Volterra Semiconductor Corporation Switching regulator with high-side p-type device
US7163856B2 (en) * 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7087959B2 (en) * 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
US7405443B1 (en) 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
TWI249791B (en) * 2005-01-07 2006-02-21 Powerchip Semiconductor Corp Method for fabricating semiconductor devie
DE102005012217B4 (de) * 2005-03-15 2007-02-22 Infineon Technologies Austria Ag Lateraler MISFET und Verfahren zur Herstellung desselben
SG130099A1 (en) * 2005-08-12 2007-03-20 Ciclon Semiconductor Device Co Power ldmos transistor
US7473976B2 (en) * 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
CN101034671B (zh) * 2006-03-02 2010-12-08 沃特拉半导体公司 横向双扩散金属氧化物半导体场效应晶体管及其制造方法
KR100770539B1 (ko) * 2006-08-11 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP4601603B2 (ja) * 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ
US7608513B2 (en) * 2007-01-25 2009-10-27 Freescale Semiconductor, Inc. Dual gate LDMOS device fabrication methods
US7952145B2 (en) 2007-02-20 2011-05-31 Texas Instruments Lehigh Valley Incorporated MOS transistor device in common source configuration
US7999318B2 (en) * 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
US8389366B2 (en) 2008-05-30 2013-03-05 Freescale Semiconductor, Inc. Resurf semiconductor device charge balancing
KR100974697B1 (ko) * 2008-07-09 2010-08-06 주식회사 동부하이텍 Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법
KR101531882B1 (ko) * 2008-12-31 2015-07-06 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8319283B2 (en) * 2009-05-29 2012-11-27 Freescale Semiconductor, Inc. Laterally diffused metal oxide semiconductor (LDMOS) device with multiple gates and doped regions
US20110148376A1 (en) * 2009-12-23 2011-06-23 Texas Instruments Incorporated Mosfet with gate pull-down
US8547162B2 (en) * 2009-12-23 2013-10-01 Texas Instruments Incorporated Integration of MOSFETs in a source-down configuration
US8664717B2 (en) 2012-01-09 2014-03-04 Globalfoundries Inc. Semiconductor device with an oversized local contact as a Faraday shield
US9064868B2 (en) 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
CN103035724B (zh) * 2012-11-02 2016-06-08 上海华虹宏力半导体制造有限公司 射频横向双扩散场效应晶体管及其制造方法
US8803236B1 (en) * 2013-05-30 2014-08-12 Vanguard International Semiconductor Corporation Lateral double diffused metal-oxide-semiconductor device and method for fabricating the same
CN104347420B (zh) * 2013-08-07 2018-06-01 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其形成方法
CN106549052B (zh) * 2015-09-17 2021-05-25 联华电子股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN110518056B (zh) * 2019-08-02 2021-06-01 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN110459602A (zh) * 2019-08-31 2019-11-15 电子科技大学 具有纵向浮空场板的器件及其制造方法
CN110518059B (zh) * 2019-08-31 2021-01-22 电子科技大学 具有电荷平衡耐压层的纵向浮空场板器件及其制造方法
CN110534514B (zh) * 2019-09-05 2022-01-25 电子科技大学 一种横向高压功率半导体器件的槽型终端结构
CN113130632B (zh) * 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法
CN112164719B (zh) * 2020-08-28 2022-03-08 电子科技大学 具有等势浮空槽的低阻器件及其制造方法
CN111816707B (zh) * 2020-08-28 2022-03-08 电子科技大学 消除体内曲率效应的等势降场器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2599493B2 (ja) * 1990-08-27 1997-04-09 松下電子工業株式会社 半導体装置
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
JP3392665B2 (ja) * 1995-11-06 2003-03-31 株式会社東芝 半導体装置
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
US5918137A (en) * 1998-04-27 1999-06-29 Spectrian, Inc. MOS transistor with shield coplanar with gate electrode
DE19828191C1 (de) * 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
GB0006957D0 (en) * 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
EP1162664A1 (en) * 2000-06-09 2001-12-12 Motorola, Inc. Lateral semiconductor device with low on-resistance and method of making the same
EP1198010A1 (en) * 2000-10-11 2002-04-17 STMicroelectronics S.r.l. Power semiconductor device comprising a lateral DMOS transistor
JP2002343960A (ja) * 2001-05-11 2002-11-29 Hitachi Ltd 半導体装置
US6787872B2 (en) * 2001-06-26 2004-09-07 International Rectifier Corporation Lateral conduction superjunction semiconductor device
US20030025154A1 (en) * 2001-08-02 2003-02-06 Haynie Sheldon D. LDMOS high voltage structure compatible with VLSI CMOS processes

Also Published As

Publication number Publication date
US20060128085A1 (en) 2006-06-15
TWI325181B (en) 2010-05-21
US7005703B2 (en) 2006-02-28
JP2005123624A (ja) 2005-05-12
TW200515606A (en) 2005-05-01
US7335565B2 (en) 2008-02-26
KR20050037367A (ko) 2005-04-21
US20050082610A1 (en) 2005-04-21
KR101044528B1 (ko) 2011-06-27

Similar Documents

Publication Publication Date Title
JP5334351B2 (ja) 改善された性能および信頼性を有する金属酸化物半導体デバイス
JP5547361B2 (ja) 埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス
JP4791706B2 (ja) 分割ゲート型金属酸化物半導体デバイス
US7148540B2 (en) Graded conductive structure for use in a metal-oxide-semiconductor device
KR101184123B1 (ko) Ｍｏｓ 장치, ｍｏｓ 장치 포함 집적 회로 및 ｍｏｓ 장치제조 방법
US6084268A (en) Power MOSFET device having low on-resistance and method
US7833863B1 (en) Method of manufacturing a closed cell trench MOSFET
US6297104B1 (en) Methods to produce asymmetric MOSFET devices
US7138690B2 (en) Shielding structure for use in a metal-oxide-semiconductor device
KR101346259B1 (ko) 모스펫 활성영역 및 에지 터미네이션 영역 전하 균형
US7893488B2 (en) Charged balanced devices with shielded gate trench
US9691880B2 (en) Semiconductor device with enhanced 3D resurf
US20040142523A1 (en) Method of forming vertical mosfet with ultra-low on-resistance and low gate charge
KR20200017357A (ko) 수직 전력 장치의 접촉 임플란트 외부 확산 감소를 위한 산소 삽입형 Si 층
KR20200018301A (ko) 수직 전원 장치의 접촉 임플란트 외부 확산 감소를 위한 산소 삽입형 Si 층
US6605845B1 (en) Asymmetric MOSFET using spacer gate technique
US20060223260A1 (en) Trench MOSFET with sidewall spacer gates
US6180502B1 (en) Self-aligned process for making asymmetric MOSFET using spacer gate technique
KR980012622A (ko) 반도체장치 및 그의 제조방법
US11195915B2 (en) Semiconductor devices with a sloped surface

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110404

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110704

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111004

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120921

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130311

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130730

R150 Certificate of patent or registration of utility model

Ref document number: 5334351

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250