CN110518059B - 具有电荷平衡耐压层的纵向浮空场板器件及其制造方法 - Google Patents

具有电荷平衡耐压层的纵向浮空场板器件及其制造方法 Download PDF

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Abstract

本发明提供一种具有电荷平衡耐压层的纵向浮空场板器件及制造方法，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型半导体接触区、第一导电类型电荷平衡耐压层，第二导电类型漂移区、第二导电类型阱区、第二导电类型半导体接触区、第二导电类型电荷平衡耐压层，第一介质氧化层、第二介质氧化层、第三介质氧化层，浮空场板多晶硅电极、控制栅多晶硅电极，金属条；第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，本发明在器件的第二导电类型漂移区中引入由第一导电类型电荷平衡耐压层和第二导电类型电荷平衡耐压层构成的超结结构，调制漂移区电场，并提供低阻电流通路，从而提高器件耐压并降低器件的比导通电阻。

Description

具有电荷平衡耐压层的纵向浮空场板器件及其制造方法
技术领域
本发明属于功率半导体领域，主要提出了一种具有电荷平衡耐压层的纵向浮空场板器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。器件由于源极、栅极、漏极都在芯片表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。纵向浮空场板器件通过在漂移区中引入纵向的浮空场板，在提高器件耐压的同时降低了比导通电阻。但是，已有的纵向浮空场板结构并未引入其他优化耐压与比导折衷关系的技术手段，器件性能有待进一步提高。
发明内容
本发明针对背景技术中存在的问题，将电荷平衡耐压层结构引入到纵向浮空场板中，提出一种具有电荷平衡耐压层的纵向浮空场板器件新结构，该结构能进一步提高器件耐压，降低比导。
为实现上述发明目的，本发明技术方案如下：
一种具有电荷平衡耐压层的纵向浮空场板器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型半导体接触区13、第一导电类型电荷平衡耐压层14，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型半导体接触区23、第二导电类型电荷平衡耐压层24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，浮空场板多晶硅电极41、控制栅多晶硅电极42，金属条51；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区 21的右侧，第一导电类型半导体接触区13和源区侧的第二导电类型半导体接触区23位于第一导电类型阱区12中，且均采用重掺杂以降低电阻；第二介质氧化层32和第三介质氧化层 33位于器件表面，控制栅多晶硅电极42左边界位于源区侧第二导电类型半导体接触区23的右边界左侧，控制栅多晶硅电极42右边界位于第二导电类型漂移区21的左边界右侧；第一介质氧化层31和浮空场板多晶硅电极41构成纵向浮空场板，且第一介质氧化层31包围浮空场板多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形成纵向浮空场板阵列；
第二导电类型漂移区21中设有由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构。
作为优选方式，第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的排列方式是水平方向前后交替排列。
作为优选方式，第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的排列方式是水平方向左右交替排列。
作为优选方式，第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的排列方式是垂直方向上下交替排列。
作为优选方式，第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的深度通过改变注入剂量来调整，超结结构或是表面超结结构，或是体内超结结构。
作为优选方式，通过改变第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的比例，将电荷补偿层集成在超结结构内部。
本发明还提供一种上述具有电荷平衡耐压层的纵向浮空场板器件的制造方法，包括如下步骤：
步骤1：选择第一导电类型半导体衬底11；
步骤2：进行高能离子注入第二导电类型杂质，并高温推进形成第二导电类型漂移区21；
步骤3：通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层31；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极41；
步骤6：高能离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再高能离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤7：高能离子注入形成第一导电类型电荷平衡耐压层14，再高能离子注入形成第二导电类型电荷平衡耐压层24；
步骤8：形成第二介质氧化层32，再形成第三介质氧化层33；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤10：高能注入形成第一导电类型半导体接触区13与第二导电类型半导体接触区23；
步骤11：刻蚀第三介质氧化层33形成接触孔，接着淀积并刻蚀金属条51，形成表面金属条。
作为优选方式，步骤7中的第一导电类型电荷平衡耐压层14通过多次不同能量的高能离子注入形成。
作为优选方式，步骤7中的第二导电类型电荷平衡耐压层24通过多次不同能量的高能离子注入形成。
作为优选方式，步骤7中形成第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的顺序互换。
进一步的，第一介质氧化层31和浮空场板多晶硅电极41的截面形貌是矩形，也可以是圆形、椭圆形、六边形等其他形貌；
进一步的，所提出的纵向浮空场板阵列可以应用于体硅器件、SOI器件以及IGBT等常见器件的漂移区中。
本发明的有益效果为：在器件的第二导电类型漂移区21中引入由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构，调制漂移区电场，并提供低阻电流通路，从而提高器件耐压并降低器件的比导通电阻。
附图说明
图1为实施例1的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图2为实施例1的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图3为实施例2的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图4为实施例3的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图5为实施例4的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图6为实施例5的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图7为实施例6的具有电荷平衡耐压层的纵向浮空场板器件结构示意图；
图8(a)-8(k)为实施例1所述器件的工艺流程示意图；
11为第一导电类型半导体衬底、12为第一导电类型阱区、13为第一导电类型半导体接触区， 14为第一导电类型电荷平衡耐压层，21为第二导电类型漂移区、22为第二导电类型阱区、 23为第二导电类型半导体接触区，24为第二导电类型电荷平衡耐压层，25为电荷补偿层， 31为第一介质氧化层、32为第二介质氧化层、33为第三介质氧化层，41为浮空场板多晶硅电极、42为控制栅多晶硅电极，51为金属条。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有电荷平衡耐压层的纵向浮空场板器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型半导体接触区13、第一导电类型电荷平衡耐压层14，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型半导体接触区23、第二导电类型电荷平衡耐压层24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，浮空场板多晶硅电极41、控制栅多晶硅电极42，金属条51；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区 21的右侧，第一导电类型半导体接触区13和源区侧的第二导电类型半导体接触区23位于第一导电类型阱区12中，且均采用重掺杂以降低电阻；第二介质氧化层32和第三介质氧化层 33位于器件表面，控制栅多晶硅电极42左边界位于源区侧第二导电类型半导体接触区23的右边界左侧，控制栅多晶硅电极42右边界位于第二导电类型漂移区21的左边界右侧；第一介质氧化层31和浮空场板多晶硅电极41构成纵向浮空场板，且第一介质氧化层31包围浮空场板多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形成纵向浮空场板阵列；
第二导电类型漂移区21中设有由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡
本实施例中，第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的排列方式是水平方向前后交替排列。
其基本工作原理如下：以第一导电类型半导体材料为P型为例，当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质氧化层32的表面出现反型层电子，在漏端偏置电压Vd的作用下，电子沿低阻的第二导电类型电荷平衡耐压层24从源极向漏极移动，降低了器件的比导通电阻。在栅极偏置电压Vg为0时，第二导电类型漂移区21与第一导电类型阱区12以及第一导电类型半导体衬底11构成的PN结在反向电压Vd作用下开始耗尽，由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构能够调制器件的漂移区电场，提高器件耐压。综上所述，本发明所提出的具有电荷平衡耐压层的浮空纵向场板较常规浮空纵向场板具有更低的比导通电阻和更高的器件耐压。
如图8(a)-8(k)所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一导电类型半导体衬底，如图8(a)所示；
步骤2：进行高能离子注入第二导电类型杂质，并高温推进形成第二导电类型漂移区21，如图8(b)所示；
步骤3：通过光刻以及刻蚀形成深槽，如图8(c)所示；
步骤4：在深槽内形成第一介质氧化层31，如图8(d)所示；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极41，如图8(e)所示；
步骤6：高能离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通高能离子注入第二导电类型杂质并推结，形成第二导电类型阱区22，如图8(f)所示；
步骤7：高能离子注入形成第一导电类型电荷平衡耐压层14，再高能离子注入形成第二导电类型电荷平衡耐压层24，如图8(g)所示；
步骤8：形成第二介质氧化层32，再形成第三介质氧化层33，如图8(h)；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42，如图8(i)；
步骤10：高能注入形成第一导电类型半导体接触区13与第二导电类型半导体接触区23，如图8(j)所示。
步骤11：刻蚀第三介质氧化层33形成接触孔，接着淀积并刻蚀金属条51，形成表面金属条，如图8(k)所示。
需要注意的是：
所述的一种制造方法，步骤7中的形成第一导电类型电荷平衡耐压层14的高能离子注入可以是单次注入，也可以是不同剂量、不同能量的多次注入；
所述的一种制造方法，步骤7中的形成第二导电类型电荷平衡耐压层24的高能离子注入可以是单次注入，也可以是不同剂量、不同能量的多次注入；
所述的一种制造方法，步骤7中形成第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24的顺序可以更改；
所述的一种制造方法，步骤2中通过高能注入并推结形成的第二导电类型漂移区21也可以通过外延的方法得到；
所述的一种制造方法，步骤6中通过高能注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，也可以通过多次不同能量的高能注入并激活来形成；
所述的一种制造方法，步骤7中热生长得到的第二介质氧化层32与三介质氧化层33也可以通过淀积并刻蚀得到。
实施例2
如图3所示，为实施例2的具有电荷平衡耐压层的纵向浮空场板器件结构示意图，本例与实施例1的结构不同之处在于，所述由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构位于体内而不是表面，能够进一步调制漂移区电场以提高器件耐压，其工作原理与实施例1基本相同。
实施例3
如图4所示，为实施例3的具有电荷平衡耐压层的纵向浮空场板器件结构示意图，本例与实施例1的结构不同之处在于，所述由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构为水平方向左右交替排列，其工作原理与实施例1基本相同。
实施例4
如图5所示，为实施例4的具有电荷平衡耐压层的纵向浮空场板器件结构示意图，本例与实施例1的结构不同之处在于，所述由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构为垂直方向上下交替排列，可以是一对超结，也可以是多对超结，该结构能节省一道光刻板，其工作原理与实施例1基本相同。
实施例5
如图6所示，为实施例5的具有电荷平衡耐压层的纵向浮空场板器件结构示意图，本例与实施例1的结构不同之处在于，所述由第一导电类型电荷平衡耐压层14占超结结构的比例从源极到漏极逐渐提高，第二导电类型电荷平衡耐压层24占超结结构的比例从源极到漏极逐渐减少，该结构将电荷补偿层集成在超结结构之中，进一步提高器件耐压并降低比导通电阻，其工作原理与实施例1基本相同。
实施例6
如图7所示，为实施例6的具有电荷平衡耐压层的纵向浮空场板器件结构示意图，本例与实施例1的结构不同之处在于，在所述由第一导电类型电荷平衡耐压层14和第二导电类型电荷平衡耐压层24构成的超结结构下方增加了电荷补偿层25，进一步提高器件耐压并降低比导通电阻，其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型半导体接触区(13)、第一导电类型电荷平衡耐压层(14)，第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型半导体接触区(23)、第二导电类型电荷平衡耐压层(24)，第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，浮空场板多晶硅电极(41)、控制栅多晶硅电极(42)，金属条(51)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第一导电类型半导体接触区(13)和源区侧的第二导电类型半导体接触区(23)位于第一导电类型阱区(12)中，且均采用重掺杂以降低电阻；第二介质氧化层(32)和第三介质氧化层(33)位于器件表面，控制栅多晶硅电极(42)左边界位于源区侧第二导电类型半导体接触区(23)的右边界左侧，控制栅多晶硅电极(42)右边界位于第二导电类型漂移区(21)的左边界右侧；第一介质氧化层(31)和浮空场板多晶硅电极(41)构成纵向浮空场板，且第一介质氧化层(31)包围浮空场板多晶硅电极(41)，所述纵向浮空场板分布在整个第二导电类型漂移区(21)中，形成纵向浮空场板阵列；
第二导电类型漂移区(21)中设有由第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)构成的超结结构。
2.根据权利要求1所述的一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于：第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的排列方式是水平方向前后交替排列。
3.根据权利要求1所述的一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于：第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的排列方式是水平方向左右交替排列。
4.根据权利要求1所述的一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于：第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的排列方式是垂直方向上下交替排列。
5.根据权利要求1所述的一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于：第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的深度通过改变注入剂量来调整，超结结构或是表面超结结构，或是体内超结结构。
6.根据权利要求1所述的一种具有电荷平衡耐压层的纵向浮空场板器件，其特征在于：通过改变第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的比例，将电荷补偿层集成在超结结构内部。
7.权利要求1至6任意一项所述具有电荷平衡耐压层的纵向浮空场板器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一导电类型半导体衬底(11)；
步骤2：进行高能离子注入第二导电类型杂质，并高温推进形成第二导电类型漂移区(21)；
步骤3：通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层(31)；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极(41)；
步骤6：高能离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，再高能离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤7：高能离子注入形成第一导电类型电荷平衡耐压层(14)，再高能离子注入形成第二导电类型电荷平衡耐压层(24)；
步骤8：形成第二介质氧化层(32)，再形成第三介质氧化层(33)；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤10：高能注入形成第一导电类型半导体接触区(13)与第二导电类型半导体接触区(23)；
步骤11：刻蚀第三介质氧化层(33)形成接触孔，接着淀积并刻蚀金属条(51)，形成表面金属条。
8.根据权利要求7所述的制造方法，其特征在于：步骤7中的第一导电类型电荷平衡耐压层(14)通过多次不同能量的高能离子注入形成。
9.根据权利要求7所述的制造方法，其特征在于：步骤7中的第二导电类型电荷平衡耐压层(24)通过多次不同能量的高能离子注入形成。
10.根据权利要求7所述的制造方法，其特征在于：步骤7中形成第一导电类型电荷平衡耐压层(14)和第二导电类型电荷平衡耐压层(24)的顺序互换。
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CN111969049B (zh) * 2020-08-28 2022-08-23 电子科技大学 一种soi横向绝缘栅双极晶体管
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CN114823872B (zh) * 2022-04-26 2023-10-03 电子科技大学 一种全隔离衬底耐压功率半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005703B2 (en) * 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability
US7476591B2 (en) * 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
US8901642B2 (en) * 2012-03-07 2014-12-02 Infineon Technologies Austria Ag Charge compensation semiconductor device
CN109192778A (zh) * 2018-08-01 2019-01-11 长沙理工大学 一种具有双纵向场板的分离栅槽型功率器件

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