CN111463131A - 超结半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种超结半导体器件及其制造方法。所述制造方法在衬底上形成第一外延层并在其中形成了多个第一柱体，然后再形成第二外延层，并在第二外延层中形成与各个所述第一柱体一一对应的体区，每个体区与对应的第一柱体电接触。第一柱体及与其电接触的体区可以作为超结半导体器件的第二导电类型柱，而与第二导电类型柱邻接的第一外延层部分和第二外延层部分可以作为第一导电类型柱，该方法可以降低超级结的制造难度。进一步的，第一外延层中还可形成浮空的第二柱体，在器件截止操作中可以减缓耗尽速度，使米勒电容的变化变缓，从而降低辐射噪声。

Description

超结半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结半导体器件及其制造方法。
背景技术
基于超级结技术的功率半导体器件已在中高压开关转换器领域被广泛采用，相比传统的耐压结构，超级结构的功率半导体器件利用了交替排列的pn区域(即p柱和n柱)相互耗尽而形成的电荷平衡，使得电场强度在穿越超结时基本保持不变。以具有超结结构的VDMOS(Vertical Double-diffusedMetalOxideSemiconductor，垂直双扩散金属氧化物半导体)器件为例，应用上述特性，可以在不折损器件耐压能力的情况下，使n漂移区的掺杂浓度提高一个数量级，也即，使漂移区的电阻率更低，从而器件同时可以实现较低的导通电阻。
为了进一步增大器件耐压能力，通常会采用减小超结结构的单元(pitch)尺寸以及提高超结结构深度的方法。但是，提高超结结构深度会增大p柱的深宽比，增加器件制造难度和制造成本，而缩小超结结构的单元尺寸需要减小p柱和n柱的宽度，但是，这导致在器件开关过程中，p柱和n柱在很短时间内就会完全耗尽，导致器件的米勒电容(Cgd)会在某一漏源电压下出现一个急剧的下降，极易造成漏源电压震荡而产生较为严重的辐射噪声(EMI)。
因此，仍需要改进现有工艺及设计，以解决现有超结半导体器件存在的上述问题。
发明内容
本发明提供一种超结半导体器件的制造方法，可以在确保器件耐压能力的同时，降低器件制造难度和制造成本，在此基础上，通过优化设计，能够降低辐射噪声。本发明还提供一种超结半导体器件。
一方面，本发明提供一种超结半导体器件的制造方法，包括以下步骤：
在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；
在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；以及
在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。
可选的，在形成所述第二外延层之前，还在所述第一外延层中形成第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。
可选的，在形成所述体区后，所述制造方法还包括：
在所述第二外延层上依次形成栅极氧化层和栅极材料层；
刻蚀所述栅极材料层以形成若干栅极单元，每个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；以及
执行离子注入，在所述体区上部形成第一导电类型掺杂的源区。
可选的，所述制造方法还包括：在所述衬底的背面形成漏极金属层，其中，所述第二柱体位于所述栅极单元和所述漏极金属层相对的区域内。
可选的，形成所述第一柱体的方法包括：
执行刻蚀工艺，在所述第一外延层中形成多个沟槽，所述沟槽从所述第一外延层的上表面朝所述衬底延伸预设距离，所述预设距离小于所述第一外延层的厚度；
执行沟槽填充工艺，在所述沟槽内生长第二导电类型掺杂的材料以得到所述第一柱体，所述第一柱体的上表面与所述第一外延层的上表面齐平。
一个方面，本发明提供一种超结半导体器件，包括：
衬底和位于所述衬底上的第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
设置于所述第一外延层中的多个第一柱体，所述第一柱体的顶端位于所述第一外延层的上表面，底端位于所述第一外延层内，所述第一柱体为第二导电类型掺杂；以及
设置于所述第一外延层和所述第一柱体上的第二外延层，所述第二外延层为第一导电类型掺杂，所述第二外延层中形成有与各个所述第一柱体一一对应的体区，所述体区从所述第二外延层上表面延伸至内部并与对应的所述第一柱体电接触，所述体区为第二导电类型掺杂。
可选的，所述超结半导体器件还包括：
设置于所述第二外延层上的栅极氧化层和位于所述栅极氧化层上的若干栅极单元，每个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；
源区，具有第一导电类型掺杂，设置于所述体区上部；以及
漏极金属层，设置于所述衬底背面。
可选的，还包括设置于所述第一外延层中的第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。
可选的，所述第一外延层的厚度大于所述第二外延层的厚度。
可选的，所述第一导电类型为n型，所述第二导电类型为p型。
本发明的超结半导体器件的制造方法进行了两次外延层生长，其中在第一外延层中形成了第一柱体，而在第二外延层形成后通过离子注入形成与所述第一柱体电接触的体区。所述第一柱体及与其电接触的体区可以作为超结半导体器件的第二导电类型柱(例如p柱或p型薄层)，而与所述第一柱体及其对应体区邻接的第一外延层部分和第二外延层部分可以作为超结半导体器件的第一导电类型柱(例如n柱或n型薄层)，从而形成了超级结。相较于直接在全部外延层中形成导电柱体的方法可以降低导电柱的制作难度，进而有助于降低制造成本。进一步的，在第一外延层中还可形成设置于相邻两个第一柱体之间的第二柱体，所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。相较于每个第二导电类型柱体都连接至体区的结构，在器件反向阻断时，利用本方法获得的第一导电类型柱和第二导电类型柱耗尽需要经过浮空的第二柱体，可以减缓耗尽速度，使米勒电容(Cgd)的变化变缓，突变减小甚至不发生突变，从而降低辐射噪声。
本发明提供的超结半导体器件包括衬底以及位于衬底上的第一外延层和第二外延层，其中，第一外延层中设置的第一柱体与第二外延层中设置的对应的体区可以作为超级结的第二导电类型柱(例如p柱或p型薄层)，而与所述第一柱体及对应体区邻接的第一外延层部分和第二外延层部分可以作为超级结的第一导电类型柱(例如n柱或n型薄层)。相较于在整个外延层中挖槽形成导电柱体的方式，本实施例的超结半导体器件对导电柱体的制造能力要求不高，成本较低，且能够达到基本相当的耐压能力。此外，第一外延层中还可包括设置于相邻两个第一柱体之间的第二柱体，所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态，即未与任何电极连接，而是浮空设置在漂移区中。在器件反向阻断时，上述第一导电类型柱和第二导电类型柱耗尽需要经过浮空的第二柱体，可以减缓耗尽速度，使米勒电容的变化变缓，突变减小甚至不发生突变，从而降低辐射噪声。
附图说明
图1(a)和图1(b)是一种超结半导体器件在不同漏源电压下反向耗尽区的模拟示意图。
图2是一种超结半导体器件的米勒电容随漏源电压变化的示意图。
图3是本发明实施例的超结半导体器件的制造方法的流程示意图。
图4至图9是本发明一实施例的超结半导体器件的制造方法在制造过程中的剖面示意图。
附图标记说明：
100-衬底；110-第一外延层；210-第一柱体；220-第二柱体；111-沟槽；120-第二外延层；121-体区；122-源区；130-栅极氧化层；140-栅极。
具体实施方式
以下结合附图和具体实施例对本发明的超结半导体器件及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了便于描述，本申请一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为“在”其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为“在”其它元件或部件“上方”或“之上”。
基于超级结技术的功率半导体器件即超结器件是中高压领域的一种重要的功率器件。图1(a)和图1(b)是一种超结半导体器件在不同漏源电压(Vds)下反向耗尽区的模拟示意图，其中图1(a)采用的漏源电压Vds为18V，图1(b)采用的漏源电压Vds为35V。图2是一种超结半导体器件的米勒电容随漏源电压变化的示意图。参见图1(a)和图1(b)，一种超结半导体器件在半导体衬底中形成有包括交替排列的p型薄层(亦称为p柱)和n型薄层(亦称为n柱)的超结结构，利用p柱和n柱匹配形成耗尽层，可以在支持反向耐压的同时保持较小的导通电阻。然而，如背景技术所述，随着器件尺寸的缩小，p柱和n柱的宽度减小，即超结结构的重复单元宽度减小，而深度逐步增加，在有限尺寸内形成高深宽比的薄层会增加制造难度和制造成本。此外，参见图2，随着超结结构的单元尺寸减小，p柱和n柱在较低的漏源电压(Vds)下就会在很短时间内完全耗尽，导致器件的米勒电容(Cgd)会在某一漏源电压出现一个急剧的下降，米勒电容突变会导致负责电阻的压降突变，进而导致漏源电压震荡产生辐射噪声。本发明的目的是改进这些不足。
本发明实施例首先涉及一种超结半导体器件的制造方法。图3是本发明实施例的超结半导体器件的制造方法的流程示意图。参见图3，一实施例中，超结半导体器件的制造方法包括以下步骤：
S1：在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
S2：在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；
S3：在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；
S4：在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。
图4至图9是本发明一实施例的超结半导体器件的制造方法在制造过程中的剖面示意图。以下结合图4至图9对该制造方法作进一步描述。需要说明的是，根据沟道中的迁移离子类型的不同，可以利用以下描述的超结半导体器件的制造方法制造n型或p型的超结器件。当要制造的超结半导体器件为n型器件时，下述的第一导电类型为n型，第二导电类型为p型。可以理解，将n型器件的掺杂导电类型进行n型和p型的互换即可得到p型器件的结构。n型的掺杂物例如为磷或砷，p型的掺杂物例如为硼或铟。
图4是利用本发明一实施例的超结半导体器件的制造方法在形成第一外延层后的剖面示意图。参见图4，首先执行步骤S1，在衬底100上形成第一外延层110，所述衬底100和所述第一外延层110均为第一导电类型掺杂。具体的，所述衬底100例如是硅半导体衬底或绝缘体上硅(SOI)半导体衬底等，衬底100的材料还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其它Ⅲ、Ⅴ族化合物等。本实施例中，衬底100例如为n型重掺杂(图中用n+表示)的硅衬底。
第一外延层110可以通过各种公开的外延工艺在衬底100的上表面(即正面)形成。第一外延层110用来形成要制作的超结半导体器件的漂移区。第一外延层110与衬底100均具有第一导电类型掺杂，但掺杂浓度可以不同，此处第一外延层110为n型轻掺杂(图中用n表示)。本实施例中，要制造的超结半导体器件的外延层分两次外延工艺叠加形成，也即，第一外延层110仅作为要制作的超结半导体器件中的外延层(或漂移区)的一部分，第一外延层110的厚度可以根据器件设计以及工艺能力具体确定。
接着，参照图5和图6，执行第二步骤S2，在所述第一外延层110中形成多个第一柱体210，所述第一柱体210为第二导电类型掺杂，其顶端位于所述第一外延层110的上表面，底端位于所述第一外延层110内。
具体的，制作上述第一柱体210的过程可包括以下第一至第三子步骤。
图5是利用本发明一实施例的超结半导体器件的制造方法在第一外延层中形成沟槽后的剖面示意图。参见图5，首先执行第一子步骤，执行刻蚀工艺，在所述第一外延层110中形成多个沟槽111，所述沟槽111从所述第一外延层110的上表面朝所述衬底100延伸预设距离，所述预设距离小于所述第一外延层110的厚度。
本实施例中，沟槽111位置用来制作超结半导体器件的p柱，因而沟槽111的宽度为后续形成的p柱的宽度，与p柱邻接的薄层用来形成n柱，也即相邻两个沟槽111的间距限定了n柱的宽度。传统工艺中，沟槽111是从位于最上层的外延层表面进行高深宽比沟槽刻蚀工艺形成，为了使沟槽达到预设深度(使沟槽底面位于衬底上表面的设定高度)和宽度，对刻蚀工艺的要求很高。而本实施例中，第一外延层110仅是要制作的超结半导体器件中的外延层相对靠近衬底的那部分，在确保沟槽111底面位于衬底100上表面的设定高度以及满足沟槽为设定宽度的条件下，上述第一子步骤中要制作的沟槽的深度减小，因而沟槽制作的难度相对于传统工艺降低。形成沟槽111的刻蚀工艺可以采用在第一外延层110的上表面形成的图案化的硬掩膜作为掩膜，并进行各向异性干法刻蚀的方法。本实施例中，第一子步骤形成的沟槽111包括多个，多个沟槽111在平行于衬底表面的平面内平行排布，各个沟槽111可以具有相同的深度、长度、宽度以及间距，但不限于此，一实施例中，各个沟槽111根据超级结的设计要求也可以制作为宽度不完全相同。参照图5，本实施例中，每个沟槽的深度记为H1。
图6是利用本发明一实施例的超结半导体器件的制造方法在第一外延层中形成第一柱体后的剖面示意图。参见图6，接着执行第二子步骤，执行沟槽填充工艺，在所述沟槽111内表面生长第二导电类型掺杂的材料，从而将所述沟槽111填满。具体的，第二子步骤可以采用沟槽注入外延工艺进行，通过外延生长将p型硅植入到沟槽111中以及第一外延层111的表面，直至将沟槽111填满。第二导电类型掺杂的材料例如为p型硅。本实施例中，由于沟槽111的深度相比于现有工艺降低，在进行沟槽填充工艺时，沟槽111顶部较不容易过早合口而导致在沟槽111内部留下空洞，有助于提高p柱柱体的质量。
继续参见图6，接着执行第三子步骤，执行平坦化工艺，去除高于所述第一外延层110上表面的第二导电类型材料，从而在所述沟槽111内形成第一柱体210，所述第一柱体210的上表面与所述第一外延层110上表面齐平。所述平坦化工艺具体可以采用化学机械研磨(CMP)工艺。
为了优化器件结构，降低超结半导体器件的辐射噪声，本实施例在两个相邻的第一柱体210之间，通过填充所述第一外延层110中的沟槽111还形成有第二导电类型掺杂的第二柱体220(参见图6)，所述第二柱体220设置于相邻的两个第一柱体210之间，且中间间隔有第一外延层110。所述第二柱体220采用类似于所述第一柱体210的形成方法制作，可以与所述第一外延层110中的第一柱体210同时形成。第二柱体220与第一柱体210的深度、长度、宽度可以相同，每个第二柱体220与分别位于其两侧的两个第一柱体210的距离可以基本相等。后续器件的栅极单元形成于所述第二柱体220上方。所述第二柱体220不与器件的电极接触，而是浮空设置在漂移区中。在器件反向阻断时，通过第二柱体220可以减缓耗尽速度，使米勒电容的变化变缓(即如图2中的Vds-Cgd曲线的斜率降低)，米勒电容突变减小甚至不发生突变，从而可以降低辐射噪声。此外，上述设计可以在保持超级结的重复单元尺寸(p柱宽度和n柱宽度之和)较小的情况下，增加栅极单元的尺寸及间距，可以降低栅极单元的制作难度，另外还有利于增大米勒电容(Cgd)，从而使漏源电压随时间变化的幅度(dVds/dt)较小，也有利于降低辐射噪声。
图7是利用本发明一实施例的超结半导体器件的制造方法在形成第二外延层后的剖面示意图。参见图7，接着执行本实施例的超结半导体器件的制造方法的步骤S3，在所述第一外延层110和所述第一柱体210上形成第二外延层120，所述第二外延层120为第一导电类型掺杂。本实施例中，第二外延层120与第一外延层110均为n型轻掺杂，第二外延层120的外延生长条件可以与第一外延层110的外延生长条件相同，也可以根据它们距离衬底100的距离不同而进行调整。例如，第二外延层120和第一外延层110中n型掺杂物的浓度可以相同或不同。第一外延层110和第二外延层120的总厚度作为要形成的超结半导体器件的外延层(或漂移区)的厚度。本实施例中，在第一外延层110中已经形成了第一柱体210，第二外延层120可以根据要形成的外延层总厚度减去第一外延层110的厚度来设置，一实施例中，由于要形成的导电柱体较深，第一外延层110的厚度大于第二外延层120的厚度。但不限于此，第一外延层110和第二外延层120的厚度可以根据器件设计确定。本实施例第二外延层120的厚度记为H2。
图8是利用本发明一实施例的超结半导体器件的制造方法在形成体区后的剖面示意图。参见图8，接着执行步骤S4，在所述第二外延层120选择性注入第二导电类型离子，以在所述第二外延层120内形成与各个所述第一柱体210一一对应的体区121，每个所述体区121与对应的所述第一柱体210电接触。
具体的，可以通过图形化的掩膜(例如光刻胶)的遮挡，在第二外延层120上表面选择性注入p型离子，然后进行推阱(drivein)，从而形成从注入范围的第二外延层120表面向其内部延伸的离子注入区，该离子注入区作为第二导电类型掺杂的体区121，体区121具有与第一柱体210相同的导电类型掺杂，本实施例为p型体区。为了与下方的p柱连接，以在器件导通时形成电流通道，所述体区121可以在深度方向延伸而与上述第一柱体210电接触，也即，体区121的下表面可以位于第一柱体210的上表面所在平面，或者低于第一柱体210的上表面所在平面。形成体区121可采用高能离子注入工艺。
体区121表面后续可以设置超结半导体器件的源区，由于第一柱体210与体区121电接触，从而第一柱体210可以电连接至源区。也就是说，利用上述方法形成的第一柱体210及与其电接触的体区121可以作为超结半导体器件的第二导电类型柱(本实施例为p柱，或称p型薄层)，而与第一柱体210及与其电接触的体区121邻接的第一外延层部分和第二外延层部分可以作为超结半导体器件的第一导电类型柱(本实施例为n柱，或称n型薄层)，从而形成了超级结。第一导电类型柱和第二导电类型柱的深度可以根据超结半导体器件的超级结深度要求设置。相较于传统工艺，在同样深度要求(H1+H2)下，本实施例制作的第二导电类型柱或第一导电类型柱的柱体部分可以小于总深度(例如本实施例中，H1<(H1+H2))，柱体部分通过相同导电类型掺杂的体区与源区电连接，可以降低沟槽刻蚀深度，从而降低沟槽刻蚀难度，同时也降低了填充沟槽的难度，另外还可以提高填充高深宽比沟槽得到的柱体的质量。上述第二导电类型柱和与之邻接的外延层部分(具有第一导电类型)可以在器件反向阻断时分别被耗尽，从而支持器件耐压。上述体区121与第二柱体220之间被第一导电类型的第一外延层110和第二外延层120隔开而未形成电接触，第二柱体220为浮空状态，其位于超级结的耗尽范围内，可以减缓耗尽速度。
在形成所述体区121后，本实施例的超结半导体器件的制造方法还包括形成超结器件的栅极以及源区的步骤。具体说明如下。
图9是利用本发明一实施例的超结半导体器件的制造方法在形成栅极单元和源区后的剖面示意图。参见图9，在所述第二外延层120上表面依次形成栅极氧化层130和栅极材料层；并刻蚀所述栅极材料层，以形成若干栅极单元140，各个所述栅极单元140在沿平行于所述衬底100表面的平面方向与相邻两个所述体区121交叠。然后，执行离子注入，在所述体区121上部形成第一导电类型掺杂的源区122。
具体的，利用上述步骤S4形成栅极单元140后，对应于第一柱体210形成有未被栅极单元140覆盖的开口，利用该开口进行源区离子注入，可以形成位于各个栅极140两侧的源区122。本实施例中，源区122为n型离子重掺杂(n+)。在离子注入之后，位于开口底部的栅极氧化层130可以被去除。
在形成源区122后，本实施例的超结半导体器件的制造方法还可以包括在栅极140表面以及露出的第二外延层120表面形成介质层的步骤、在所述介质层中形成接触孔的步骤以及利用导电材料填充所述接触孔并在所述源区122上形成源极的步骤。此外，所述超结半导体器件的制造方法还可以包括在衬底100背面形成漏极金属层的步骤。该些步骤可以采用公开的方法实施，此处不再详述。
本实施例中，所述第二柱体220位于所述栅极140和所述漏极金属层相对的区域内，且处于不与电极接触的浮空状态，相较于第一柱体210和第二柱体210都作为p柱连接对应的体区的超结结构，在器件开关过程中，本实施例超结结构的p柱和n柱耗尽需要经过浮空的第二柱体220，可以减缓耗尽速度，使米勒电容的变化变缓，突变减小甚至不发生突变，可以降低辐射噪声。另外，相较于在每两个相邻p型柱体上设置一个栅极单元(栅极单元宽度小于p柱和n柱宽度之和)的超结结构，本实施例位于每相邻两个第一柱体上方的栅极单元的宽度大于p柱和n柱宽度之和，超结结构的米勒电容(Cgd)增大，器件反向阻断时的漏源电压随时间变化的幅度(dVds/dt)较小，也有利于降低辐射噪声。
本实施例还涉及一种超结半导体器件。参见图9，所述超结半导体器件包括衬底100、位于所述衬底100上表面的第一外延层110以及位于所述第一外延层110上的第二外延层120，所述衬底100和所述第一外延层110均为第一导电类型掺杂，第一外延层110中设置有多个第一柱体210，所述第一柱体210的顶端位于所述第一外延层110的上表面，底端位于所述第一外延层110内。所述第二外延层120覆盖所述第一外延层110和所述第一柱体210的上表面，所述第二外延层120为第一导电类型掺杂，在第二外延层120中设置有第二导电类型掺杂的多个体区121，所述体区121与所述第一柱体210一一对应。所述体区121从所述第二外延层120上表面延伸至其内部并与对应的所述第一柱体210电接触。可选的，所述第一外延层110的厚度大于所述第二外延层120的厚度。
所述超结半导体器件还可包括位于所述第二外延层120上的栅极氧化层130和位于所述栅极氧化层130上的若干栅极单元140，每个所述栅极单元140在沿平行于所述衬底100表面的平面方向与相邻两个所述体区121交叠。另外，所述超结半导体器件还包括设置于所述体区121上部的源区122以及设置于所述衬底100背面的漏极金属层。源区122具有第一导电类型重掺杂。
本实施例描述的超结半导体器件，衬底100上形成了两层外延层，分别为第一外延层110和第二外延层120，所述第一外延层110和第二外延层120的叠层可作为所述超结半导体器件的漂移区。其中，第一外延层110中形成的第一柱体210与第二外延层120中设置的对应的体区121可以作为超级结的第二导电类型柱(本实施例为p柱)，而与第一柱体210及其对应体区121邻接的第一外延层部分和第二外延层部分可以作为超级结的第一导电类型柱(本实施例为n柱)。相较于在与所述叠层同样厚度的外延层中直接制造导电柱体的方式，本实施例的超结半导体器件对导电柱体的制造能力要求较低，成本较低，且能够达到相当的耐压能力。
此外，本实施例的超结半导体器件中，第一外延层110中除了形成有第一柱体210外，还可形成有第二柱体220，所述第二柱体220设置于相邻的两个第一柱体210之间，且中间间隔有第一外延层110，所述第二外延层120覆盖所述第二柱体220顶端，所述第二柱体220为浮空状态。在器件反向阻断时，p柱和n柱耗尽需要经过浮空的第二柱体220，相较于每个第二导电类型柱体都连接至体区的结构，可以减缓耗尽速度，使米勒电容的变化变缓，突变减小甚至不发生突变，从而降低辐射噪声。此外，参照图9，所述栅极单元140的宽度可设计为大于第二柱体220的宽度，栅极单元140两侧的源区122与第一柱体210电连接，可以在保持超级结的重复单元尺寸基本不变的情况下，增加栅极单元的尺寸及间距，降低栅极单元的小型化难度，另外可以增大米勒电容(Cgd)，使器件反向阻断时的漏源电压随时间变化的幅度(dVds/dt)较小，从而有助于降低辐射噪声。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的结构而言，其特征与实施例公开的超结半导体器件的制造方法相对应，所以描述的比较简单，相关之处可以参照理解。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种超结半导体器件的制造方法，其特征在于，包括：
在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；
在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；以及
在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。
2.如权利要求1所述的制造方法，其特征在于，在形成所述第二外延层之前，还在所述第一外延层中形成第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。
3.如权利要求2所述的制造方法，其特征在于，在形成所述体区后，还包括：
在所述第二外延层上依次形成栅极氧化层和栅极材料层；
刻蚀所述栅极材料层以形成若干栅极单元，各个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；以及
执行离子注入，在所述体区上部形成第一导电类型掺杂的源区。
4.如权利要求3所述的制造方法，其特征在于，还包括：
在所述衬底的背面形成漏极金属层，其中，所述第二柱体位于所述栅极单元和所述漏极金属层相对的区域内。
5.如权利要求1至4任一项所述的制造方法，其特征在于，形成所述第一柱体的方法包括：
执行刻蚀工艺，在所述第一外延层中形成多个沟槽，所述沟槽从所述第一外延层的上表面朝所述衬底延伸预设距离，所述预设距离小于所述第一外延层的厚度；
执行沟槽填充工艺，在所述沟槽内生长第二导电类型掺杂的材料以得到所述第一柱体，所述第一柱体的上表面与所述第一外延层的上表面齐平。
6.一种超结半导体器件，其特征在于，包括：
衬底和位于所述衬底上的第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
设置于所述第一外延层中的多个第一柱体，所述第一柱体的顶端位于所述第一外延层的上表面，底端位于所述第一外延层内，所述第一柱体为第二导电类型掺杂；以及
设置于所述第一外延层和所述第一柱体上的第二外延层，所述第二外延层为第一导电类型掺杂，所述第二外延层中形成有与各个所述第一柱体一一对应的体区，所述体区从所述第二外延层上表面延伸至内部并与对应的所述第一柱体电接触，所述体区为第二导电类型掺杂。
7.如权利要求6所述的超结半导体器件，其特征在于，还包括：
设置于所述第二外延层上的栅极氧化层和位于所述栅极氧化层上的若干栅极单元，每个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；
源区，具有第一导电类型掺杂，设置于所述体区上部；以及
漏极金属层，设置于所述衬底背面。
8.如权利要求6所述的超结半导体器件，其特征在于，还包括设置于所述第一外延层中的第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。
9.如权利要求6所述的超结半导体器件，其特征在于，所述第一外延层的厚度大于所述第二外延层的厚度。
10.如权利要求6所述的超结半导体器件，其特征在于，所述第一导电类型为n型，所述第二导电类型为p型。
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CN114050186A (zh) * 2021-10-03 2022-02-15 北京工业大学 一种辐照加固的SiC超结MOS结构
CN116613190A (zh) * 2023-06-02 2023-08-18 上海功成半导体科技有限公司 一种超结器件及电子器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050186A (zh) * 2021-10-03 2022-02-15 北京工业大学 一种辐照加固的SiC超结MOS结构
CN114050186B (zh) * 2021-10-03 2023-09-19 北京工业大学 一种辐照加固的SiC超结MOS结构
CN116613190A (zh) * 2023-06-02 2023-08-18 上海功成半导体科技有限公司 一种超结器件及电子器件
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